AR# 21362

LogiCORE SPI-4.2 (POS-PHY L4) v7.2 - Verilog タイミング シミュレーションで TDat が常に 0000 でトレーニング パターンが送信されない

説明

キーワード : CORE Generator, COREGen, IP, update, 7.1i, #1, ip4_g, hip_1, ip1_h, PL4, packet, SONET, physical, link, layer, source, synchronous, phase, alignment, sink, dynamic, static, dpa, NCSIM, アップデート, コア, 物理的, リンク, レイヤ, 層, ソース, 同期, 位相, アライメント, シンク, ダイナミック, スタティック

重要度 : 標準

概要 :
Verilog タイミング シミュレーションを実行すると、TDat 出力が常に 0000 で、リセット後にトレーニング パターンが送信されません。

ソリューション

この問題は、NCSIM シミュレータでパルスがフィルタされるために発生します。

次のオプションを使用して、パルスがフィルタされないようにします。

NCSIM: nclab -pulse_r 10 -pulse_e 10 -pulse_int_e 10 -pulse_int_r 10
または
ncverilog -pulse_r/10 -pulse_e/10 -pulse_int_e/10 -pulse_int_r/10
AR# 21362
日付 05/03/2010
ステータス アーカイブ
種類 一般