UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 21414

LogiCORE Distributed Arithmetic FIR (DA FIR) - 補間ハーフバンド フィルタのビヘイビア シミュレーションの幅とインスタンシエーション テンプレートが異なる

説明

キーワード : COREGen, CORE Generator, DSP

重要度 : 標準

概要 :
補間ハーフバンド フィルタのビヘイビア シミュレーションの幅とインスタンシエーション テンプレートが異なるのはなぜですか。

たとえば、補間ハーフバンドを使用して DA FIR を生成し、ビヘイビア シミュレーション モデルを選択すると、ラップ ファイルのジェネリック マップに次の行が含まれます。
c_result_width => 18

これは、正しくは次の行になるはずです。
c_result_width => 19

インスタンシエーション テンプレートを確認すると、この部分は次のように記述されています。
result_width std_logic_vector(18 downto 0)

ソリューション

この問題を回避するには、ラップ ファイルで次の行を修正します。
c_result_width => 18

幅に 1 を追加してください。

例 :
c_result_width => 19
AR# 21414
日付 04/01/2009
ステータス アーカイブ
種類 一般
このページをブックマークに追加