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AR# 21445

回路図 - 「ERROR:DesignEntry:20 - Pin '<pin_name>' is connected to a bus of a different width」というエラー メッセージが表示される

説明

キーワード : pin, symbol, schematic, bus, net, wire, width, indexes, DRC, ピン, シンボル, 回路図, バス, ネット, ワイヤ, 幅, インデックス, デザイン ルール チェック

回路図デザイン モジュールでプロセスを実行すると、次のようなエラー メッセージが表示されます。

"Started process "View HDL Functional Model".
ERROR:DesignEntry:20 - Pin "<pin_name>" is connected to a bus of a different width."

ソリューション

回路図デザインは、インプリメントされる前に Verilog または VHDL ([Generated Simulation Language] の設定によって異なる) に変換されます。変換中に、選択した回路図とその下位の回路図に対してデザイン ルール チェック (DRC) が実行されます。「Error: DesignEntry:20」というエラーは、シンボル ピンのビット幅が、ピンに接続されているネットのビット幅と一致していないことを示します。

例 : FD コンポーネントの D 入力が、data(3:0) というネットに接続されています。ピンのビット幅は 1 ですが、接続されたネットのビット幅は 4 です。

ISE Schematic Editor で、ピンのビット幅がネットのビット幅と一致している必要があります。

バスの特定ビットを使用して、ビット幅が狭いシンボル ピンに接続するには、名前の関連付けを使用します。上記の例で、data(3:0) の 3 つ目の MSB ビットを使用して FD の D 入力を駆動するには、ネットを D 入力に接続し、data(2) という名前を付けます。

シンボル ピンのビット幅がネットのビット幅よりも大きい場合は、次のような解決策があります。

入力ピンに接続されたネットの場合、複合バスを使用してフィル ビットを追加します。

例 : data(11:0) という名前のネットが、ACC16 コンポーネントの B(15:0) 入力に接続されています。GND コンポーネントに接続されたネット low を使用して、入力データにパディングを追加します。これには、B(15:0) 入力にネットを接続し、このネットに low,low,low,low,data(11:0) という名前を付けます。

出力ピンに接続されたネットの場合、ビット幅がピンと一致しているバス ネットをピンに接続しますが、バスの必要な部分だけを使用します。

例 : バイナリ カウンタの Q(15:0) 出力の 2 つの MSB を使用します。接続されていないネットを Q(15:0) 出力に接続し、cnt(15:0) という名前を付けます。この後、別のネットに cnt(15:14) という名前を付けることにより 2 つの MSB を使用します。
AR# 21445
日付 12/15/2012
ステータス アクティブ
種類 一般
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