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AR# 21448

回路図 - 「ERROR:DesignEntry:239 - Incorrect bus tap at (x,y,x,y); destination branch 'd-branch-name' is not part of the source branch 's-branch-name'」というエラー メッセージが表示される

説明

キーワード : destination, source, branch, bus tap, bus, 100, 35, デスティネーション, ソース, ブランチ, 回路図, バス タップ, バス

回路図デザイン モジュールでプロセスを実行すると、次のようなエラー メッセージが表示されます。

"Started process "View HDL Functional Model".
ERROR:DesignEntry:239 - Incorrect bus tap at (x,y,x,y); destination branch 'd-branch-name' is not part of the source branch 's-branch-name'."

ISE 6.xi の場合、次のようなメッセージが表示されます。

"ERROR:DesignEntry:100 - Destination branch of bus tap at (x,y,x,y) is not part of the source branch of the bus tap."

ソリューション

回路図デザインは、インプリメントされる前に Verilog または VHDL ([Generated Simulation Language] の設定によって異なる) に変換されます。変換中に、選択した回路図とその下位の回路図に対してデザイン ルール チェック (DRC) が実行されます。「Error: DesignEntry:239」というエラーは、バス タップがベース名の異なるネットに接続されていることを示します。

バス タップは、メイン バス (ソース) と、スカラ ネットまたはサブ バス (デスティネーション ブランチ) との関連性をグラフィックで表します。実際には、電気的接続を決定するブランチ名です。たとえば、data(1:0) という名前のブランチは data(3:0) という名前のバス ブランチの 2 つの下位ビットに電気的に接続されます。

この電気的接続は、回路図上でバス タップと 2 つのブランチが物理的に接続されているかどうかとは関係ありません。バス タップは単なるグラフィック表示なので、ソースとデスティネーションに同じベース名が付けられていないなどの問題があると、エラー メッセージが表示されます。
AR# 21448
日付 12/15/2012
ステータス アクティブ
種類 一般
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