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AR# 21451

8.1i ISE Simulator (ISIM) - ISE Simulator の既知の問題

説明

キーワード : simulation, problems, シミュレーション, 問題

このアンサーには、ISE 8.1i でリリースされた ISE Simulator の既知の問題が記載されています。

ソリューション

質問 1 : デザインに対して 60 秒以上シミュレーションを実行すると、ISE が停止しクラッシュしたように見えます。
これはなぜですか。
回答 1 : この問題は改善されました。 ISE は停止しませんが、メモリ不足のエラーが発生します。 この問題は、ISE 9.1i の ISE Simulator で修正される予定です。

質問 2 : 階層ビューにパラメータやジェネリックを表示できません。 シミュレータからこの情報にアクセスする方法はありますか。
回答 2 : 現在のところ、ISE Simulator では、パラメータやジェネリックが表示されません。 シミュレータは情報を読み込んではいますが、GUI には表示されません。 この問題は、ISE 9.1i で修正される予定です。

質問 3 : ISE サービス パックをインストールした後、デザインが正しくシミュレーションされません。
回答 3 : サービス パックをインストールした後に、プロジェクト ファイルをクリーンアップしてから、デザインを実行する必要があります。 プロジェクト ファイルをクリーンアップするには、Project Navigator で [Project] -> [Cleanup Project Files] をクリックします。

質問 4 : 「help」と入力した場合と「HELP」と入力した場合で、ISE Simulator のコンソール ウィンドウに表示される内容が異なります。
回答 4 : これは、Windows 環境における TCL の既知の問題です。 ISE Simulator のコンソールの TCL インターフェイスでは、HELP などの有効なシステム環境コマンドとシミュレーションのコマンドの両方がサポートされています。 したがって、「HELP」 と入力した場合は Windows のシステム ヘルプ コマンドにアクセスし、「help」 と入力すると ISE Simulator ヘルプにアクセスします。 この問題を修正する予定はありません。

質問 5 : ISE Simulator は、構造的シミュレータとして最適化されていないため、一部の構造的ネットリスト (変換後/MAP 後/PAR 後) を使用すると、コンパイル中に最大限度に達してしまいます。
回答 5 : この問題を回避するには、ネットリストの階層を維持してください。 詳細は、『合成/シミュレーション デザイン ガイド』を参照してください。
http://toolbox.xilinx.com/docsan/xilinx8j/books/docs/sim/sim.pdf

質問 6 : コンソール ウィンドウの step コマンドを実行すると、新しいファイルが開いて、HDL Editor ウィンドウがアクティブになります。
回答 6 : これは、ISE Simulator の制限です。 この問題を回避するには、[step] ボタンを使用するか (ISE Simulator ヘルプを参照)、コンソール ウィンドウに戻ってください。 この問題は、ISE 9.1i で修正される予定です。

質問 7 : 双方向ポートのみを含むデザインで [Generate Expected Simulation Results] を使用しても、何も起きません。
回答 7 : 双方向信号があると、[Generate Expected Simulation Results] は機能しません。 この問題は、9.1i ソフトウェア リリースで修正される予定です。

質問 8 : 名前にスペースが含まれたディレクトリに ISE をインストールすると、ISE Simulator でエラーが発生します。
回答 8 : ザイリンクスのインストール ディレクトリ名にスペースが含まれていると、ISE Simulator は動作しません。 この問題は、ISE 9.1i で修正される予定です。

質問 9 : 回路図デザインで、生成した HDL 言語を Verilog から VHDL または VHDL から Verilog に変更できません。
回答 9 : (Xilinx Answer 20995) を参照してください。

質問 10 : 大きいデザインを使用すると、ISE Simulator でメモリが不足してしまいます。
回答 10 : この問題は、ISE 9.1i で修正される予定です。

質問 11 : Linux で ISE Simulator を使用すると、ダイアログ ボックスの表示が途中で切れています。
回答 11 : この原因はさまざまであり、現在調査中です。 この問題は、ISE 9.1i で修正される予定です。

質問 12 : Linux で ISE Simulator を使用する場合、「run」と入力しても、コマンド プロンプトに表示される番号が増えません。
回答 12 : これは、ISE Simulator 8.1i の既知の問題です。 この問題は、ISE 9.1i で修正される予定です。

質問 13 : ISE Simulator でサードパーティのバイナリ ファイルを読み込むことはできますか。
回答 13 : (Xilinx Answer 21796) を参照してください。

質問 14 : VHDL のライブラリ 宣言で、VHD ファイルに余分なピリオド (.) が表示されます。
回答 14 : (Xilinx Answer 21880) を参照してください。

質問 15 : テストベンチ波形パターン ウィザードでは、パターンの末尾に乱数が追加されます。
回答 15 : 波形生成ツールで乱数ではない特定のパターンを使用すると、乱数ではないパターンに変換されます。このとき、変換されたパターンが乱数のように見えるものがあります。 この問題は、現在調査中です。

質問 16 : バッチ モードで実行する場合、カスタマ TCL ファイルに「quit」が含まれていると、セグメント エラーが原因で ISE Simulator が停止します。
回答 16 : ISE Simulator では、改行できません。また、ブレーク ポイントを設定することもできません。 カスタム コマンド ファイルに「qiut」が含まれていたり、またはカスタム コマンド ファイルを使用した Verilog デザインに「$finish/$stop」 が含まれていると、ISE Simulator で正しく処理できません。 これらの操作は、対話モードでのみ使用できます。 この問題は、ISE 9.1i で修正される予定です。

質問 17 : ISE Simulator では負のセットアップおよびホールド遅延がサポートされません。
回答 17 : これは、ISE Simulator の制限が原因です。 この問題は、8.2i ソフトウェア リリースで修正される予定です。

質問 18 : 「ERROR:Simulator:222 - Generated C++ compilation was unsuccessful」というエラー メッセージが表示されます。
回答 18 : (Xilinx Answer 23037) を参照してください。

質問 19 : テストベンチ波形の最初で信号が駆動されると、双方向信号を正しくシミュレーションできません。
回答 19 : (Xilinx Answer 23142) を参照してください。
AR# 21451
日付 10/16/2008
ステータス アーカイブ
種類 一般
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