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AR# 21759

Spartan-3/-3E コンフィギュレーション - 多くのクロック サイクル間 CCLK が High のままになる理由

説明

キーワード : elongated, period, glitch, 周期, グリッチ

コンフィギュレーション中、多くのクロック サイクル間 CCLK が High のままになっています。 なぜですか。

ソリューション

デフォルトの周波数からユーザー定義のコンフィギュレーション周波数に CCLK が変更されると、FPGA では同期クロックへの切り替えを実行する必要があります。 この切り替えの間、マルチプレクサは内部クロック ドライバ上のロケーション間で切り替わりますが、CCLK 信号は High のままになります。 これにより、CCLK でグリッチおよびダブル クロック レートが発生しなくなります。ただし、数個の CCLK サイクルが不足しているように見えます。

この CCLK の切り替えは、FPGA がコンフィギュレーション クロックを供給するようなマスタ モードでのみ発生するので、アプリケーションには害はありません。
AR# 21759
日付 12/15/2012
ステータス アクティブ
種類 一般
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