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AR# 21817

7.1i IP アップデート 2 CORE Generator、IP-DSP - 新機能と既知の問題

説明

キーワード : ISE, Binary Counter, Comparator, Complex Multiplier, Distributed Arithmetic FIR Filter, DVB S2 FEC Encoder, FFT, Floating-point, MAC, MACC, Pipelined Divider, RAM-based Shift Register, TCC Encoder 3GPP, LogiCORE, バイナリ カウンタ, コンパレータ, 乗算器, 分散演算 FIR フィルタ, エンコーダ, 浮動小数点コア, パイプライン分周器, RAM ベースのシフト レジスタ

このアンサーでは、7.1i IP アップデート 2 に含まれる IP-DSP の新機能と既知の問題を示します。

ソリューション

1

7.1i IP アップデート

Binary Counter v8.0 r1
新機能
- Virtex-4 のサポートを追加しました。
- ISE 7.1i のサポートを追加しました。
- エリアおよびスピードを向上しました。
- 不正な値とパラメータの組み合わせに対するエラー チェックにビヘイビア モデルのエラー チェックを追加しました。
- バイパスと定数カウント ケースを最適化するため新しい加減算器を使用できるようになりました。

修正
- 最大出力幅を 30 ビットに低減しました。
- CR 207668 : データを 16 進数で入力し、11 以上のステップ サイズを指定するとコアが生成されないという問題を修正しました。
- GUI を若干修正しました。

Floating Point Cores v1.0 r1
新機能
- これが最初のリリースです。
- ほぼ偏差なしの IEEE-754 に準拠した浮動小数点演算子
- クロック サイクルごとに発行される命令を使用して高速操作をコンフィギュレーションできます。
- 単精度/倍精度を含む標準/非標準サイズの範囲で、加減算器、乗算器、分周/平方根をサポートします。
- Virtex-4 DSP48 機能をサポートします。
- 単精度にマルチサイクルの分周および比較を含んでいます。
- VHDL ビヘイビア モデル
- XST から CORE Generator を起動し、VHDL インスタンスを使用してコアを生成できます。

修正
- CR209982 : データシートの Verilog シミュレーション モデルの生成に関する記述を修正しました。

Reed Solomon Encoder v5.0 r1
新機能
- Virtex-4 のサポートを追加しました。
- チェック シンボルの変数のサポートを追加しました。
- チェック シンボル ジェネレータに対してインプリメンテーション アーキテクチャが使用できるようになりました。
- [Structural] オプションを使用して Verilog シミュレーション モデルを生成できるようになりました。

修正
- Verilog シミュレーション モデルを生成するには、[Project] -> [Project Options] -> [Generation] をクリックし、[Structural] チェック ボックスをオンにします。

2

7.1i IP アップデート 1 の既知の問題

LogiCORE Binary Counter v8.0
- THRES0 出力でビヘイビア シミュレーションとタイミング シミュレーションが一致しません。詳細は、(Xilinx Answer 21411) を参照してください。
- Q 出力でビヘイビア シミュレーションとタイミング シミュレーションが一致しません。詳細は、(Xilinx Answer 21412) を参照してください。
- データを 16 進数で入力し、ステップ サイズを 10 以上にすると、バイナリ カウンタが生成されません。詳細は、(Xilinx Answer 21413) を参照してください。
- Binary Counter で Verilog シミュレーション モデルが使用されない。

LogiCORE Complex Multiplier v2.1
- Complex Multiplier での Spartan-3E のサポートについては、(Xilinx Answer 21467) を参照してください。

LogiCORE Distributed Arithmetic FIR (DA FIR) v9.0
- DA FIR を使用すると CORE Generator でメモリ使用に関する問題が発生する。詳細は、(Xilinx Answer 18663) を参照してください。
- ビヘイビア モデルのハーフバンド出力幅がネットリストの出力幅と一致しない。詳細は、(Xilinx Answer 21414) を参照してください。
- COE ファイルに不正なパラメータがあることを示すエラー メッセージが異なる基数フォーマットで表示される。詳細は、(Xilinx Answer 14202) を参照してください。
- ハーフ バンド補間で係数のゼロがチェックされない。詳細は、(Xilinx Answer 20840) を参照してください。

LogiCORE Fast Fourier Transform (xFFT) v3.1
- データシートに記載されている Virtex-4 のスピード値が不正です。詳細は、(Xilinx Answer 21453) を参照してください。

>LogiCORE MAC v4.0
- Virtex-4 の最大サイクル数について。詳細は、(Xilinx Answer 21511) を参照してください。

LogiCORE Pipelined Divider v3.0
- Verilog ビヘイビア シミュレーションの実行方法について。(Xilinx Answer 20615) を参照してください。

LogiCORE RAM-based Shift Register v8.0
- 大型の RAM ベースのシフト レジスタが生成されない。詳細は、(Xilinx Answer 21410) を参照してください。

3

既存の IP の既知の問題

LogiCORE CIC v3.0
- CIC v3.0 で、データ入力の完全にダイナミックなビット範囲を使用する入力に対してオーバーフローが発生します。詳細は、(Xilinx Answer 12480) を参照してください。

LogiCORE CORDIC v3.0
- 出力幅が 12 ビットより大きい場合、出力が変化しない。詳細は、(Xilinx Answer 20371) を参照してください。

LogiCORE DA FIR Filter、MAC FIR
- ザイリンクス DA FIR および MAC FIR フィルタの浮動小数点係数から固定小数点係数への変換方法について(Xilinx Answer 5366) を参照してください。

LogiCORE DDC v1.0、MAC FIR v5.0
- COE ファイルに無効なパラメータを使用したために発生するエラー メッセージが、異なるベース フォーマットで表示されます。詳細は、(Xilinx Answer 14202) を参照してください。

LogiCORE DCT v2.1
- DCT を Spartan-3 および Virtex-4 デバイスにインプリメントできます。詳細は、(Xilinx Answer 18937) を参照してください。

LogiCORE DCT v2.1
- DCT の出力幅が正しく計算されず、Java でエラーが発生します。詳細は、(Xilinx Answer 20459) を参照してください。

LogiCORE DDS v5.0
- DDS データシートのリンク情報が古いです。詳細は、(Xilinx Answer 21397) を参照してください。

LogiCORE DDS v5.0
- DDS チャネル出力が予測どおりに動作しません。詳細は、(Xilinx Answer 21474) を参照してください。

LogiCORE 1024-pt FFTv1.0
- FFT/IFFT のデータシートにあるブロック RAM のコンフィギュレーションがハードウェアのコンフィギュレーションと一致しない。詳細は、(Xilinx Answer 15311) を参照してください。

LogiCORE 16-pt FFT v2.0
- 16 ポイントの Virtex FFT でのスライス使用率が 64 ポイントの FFT のものより大きくなる。詳細は、(Xilinx Answer 8765) を参照してください。

LogiCORE 256-pt FFT v2.0
- Virtex-II デバイスで FFT を使用すると、PAR で警告およびエラー メッセージが表示される。詳細は、(Xilinx Answer 13173) を参照してください。

LogiCORE 32-pt FFT v1.0
- FFT コアの Verilog モデルがありません。詳細は、(Xilinx Answer 11155) を参照してください。

LogiCORE 64-pt FFT v2.0
- RESULT 信号で正しくリセットされない。詳細は、(Xilinx Answer 15383) を参照してください。

LogiCORE FFT
- 固定ネットリスト FFT (64、256、1024) コアをシミュレーションすると、警告メッセージが多数表示される。詳細は、(Xilinx Answer 14861) を参照してください。
- TMS コンフィギュレーションでの RAM X への書き込みにおける固定ネットリスト FFT (64、256、1024) コアへの出力の接続については、(Xilinx Answer 9288) を参照してください。

LogiCORE MAC FIR v5.1
- 1 つのプロジェクトで異なる COE ファイルを使用する場合の複数の MAC FIR のサポートについては、(Xilinx Answer 16433) を参照してください。
- バックアノテートされた Verilog シミュレーションで、メモリの競合エラーが発生する。詳細は、(Xilinx Answer 16106) を参照してください。


LogiCORE Reed Solomon v5.0
- GUI に表示されているイネーブル ピンを使用できません。詳細は、(Xilinx Answer 19526) を参照してください。
- 2 チャネルのリード ソロモンに対して処理遅延の警告メッセージが表示されます。詳細は、(Xilinx Answer 21769) を参照してください。

LogiCORE 3GPP Turbo Convolutional Decoder (TCC Decoder 3GPP) v1.0
- ModelSim を使用した場合に、PAR 後のタイミング シミュレーションで SDF ファイルで構文のエラーが発生します。詳細は、(Xilinx Answer 21434) を参照してください。
AR# 21817
日付 03/30/2009
ステータス アーカイブ
種類 一般
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