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AR# 21848

LogiCORE FIFO Generator v2.2 - リリース ノートと既知の問題

説明

キーワード : CORE Generator, COREGen, IP, update, 7.1i, #3, ip3_h, fifo, generator, fifogen, asynchronous, synchronous, common, clocks, memory, BRAM, RAMB16, FIFO16, asynch, asymmetric, non-symmetric, first, word, fall, through, fwft, アップデート, 非同期, 同期, 共通, クロック, メモリ, 非対称, ファースト, ワード, データ, カウント

重要度 : 標準

概要 :
このリリース ノートは、7.1i IP アップデート 3 でリリースされた FIFO Generator 2.2 コアに関するものです。内容は次のとおりです。

- 新機能
- 修正点
- 既知の問題

7.1i IP アップデート 3 に関するインストール方法およびデザイン ツール要件に関しては、(Xilinx Answer 21938) を参照してください。

ソリューション

新機能

Virtex-4 のビルトイン FIFO プリミティブから FIFO を構築する場合のビルトイン FIFO フラグの使用を追加サポートしています。
FWFT 機能がよりわかりやすくなるよう GUI が改善されました。

修正点
なし

資料の変更
- 内容をより正確に表現し、統一性を持たせるため、「レイテンシ」という用語の使用を改めました。
- [Registered Outputs] オプションと呼ばれていた FWFT 機能の GUI の変更に伴い、文書の表記も変更しました。

既知の問題

- データシートに加えて、ユーザー ガイドも参照できるようになりました。 ユーザー ガイド (fifo_generator_ug175.pdf) は、FIFO Generator v2.2 コアを生成すると、CORE Generator プロジェクト ディレクトリ内にあります。

- Virtex-4 FIFO16 を使用していると、ビヘイビア モデルで真のレイテンシが出力されないことがあります。 この場合、構造的シミュレーション モデルを使用することをお勧めします。 詳細は、ユーザー ガイドの「Simulating Your Design」を参照してください。

(Xilinx Answer 20278) FIFO16 をベースにした FIFO Generator のインプリメンテーションで、出力ワード数を入力ワード数よりも大きい値に設定した場合、[Programmable Empty or Programmable Full Thresholds] が範囲の限界に近いと、PROG_EMPTY および PROG_FULL により false-assert 値が生成されます。

(Xilinx Answer 20291) シミュレーション中に、セットアップ タイムおよびホールド タイム違反が報告されることがあります。

(Xilinx Answer 20271) ブロック メモリと共に独立クロックを使用すると、バックアノテートされたシミュレーション (ゲートレベルおよびタイミング) で、リセットの際にエラーが発生することがあります。

(Xilinx Answer 22014) データ カウントの全幅が使用できません。
AR# 21848
日付 12/15/2012
ステータス アクティブ
種類 一般
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