UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 21870

Virtex-II/-II Pro/-4/-5/-6、7 シリーズおよび UltraScale/UltraScale+ FPGA ブロック RAM - 出力が未使用で WE がディアサートされていてもアドレス入力のセットアップ タイムおよびホールド タイムを満たす必要があるか

説明

デザインで、ブロック RAM の出力が無視される時間があります。 ライト イネーブル (WE) がディアサートされていても、アドレス入力のセットアップ タイムおよびホールド タイムを満たす必要がありますか。

ソリューション

ポートがイネーブルである場合、WE がディアサートであっても、アドレス入力のセットアップおよびホールドを満たす必要があります。

Virtex-II、Virtex-II Pro、Virtex-4、Virtex-5、Virtex-6、7 シリーズ、および UltraScale/UltraScale+ FPGA の場合、ブロック RAM ポートがイネーブルになると、すべてのアドレス遷移がポート クロックに対する ADDR 入力のセットアップおよびホールド タイムを満たしている必要があります。 

ブロック RAM の入力のセットアップおよびホールド要件は、そのデバイスのデータシートにリストされています。 

この要件は、読み出しデータ出力がユーザーに無視され、WE がディアサートされる場合でも満たされる必要があり、満たされない場合は、ブロック RAM の内容が不安定になることがあります。

アドレス入力信号上にマルチサイクル パスがある場合など、一部のインスタンスでこれらの要件を満たすことができないこともあります。 

この場合、アドレス入力がセットアップおよびホールド要件を満たさない期間中に ENA/ENB を使用してポートをディスエーブルにすると問題を回避できます。

ENA/ENB をディアサートするとポートがディスエーブルになるので、アドレス入力のセットアップおよびホールド要件違反はブロック RAM の内容に影響しません。 

ENA/ENB を再びアサートすると、通常の読み出しおよび書き込み機能に戻ります。

Virtex-II、Virtex-II Pro、Virtex-4、Virtex-5、Virtex-6、7 シリーズ、および UltraScale/UltraScale+ FPGA のデータシートは、次から入手できます。

https://japan.xilinx.com/support/documentation/index.htm

 

アンサー レコード リファレンス

関連アンサー レコード

AR# 21870
日付 06/06/2017
ステータス アクティブ
種類 一般
デバイス
  • Virtex-4 FX
  • Virtex-4 LX
  • Virtex-4 QPro/R
  • More
  • Virtex-4 SX
  • Virtex-5 FXT
  • Virtex-5 LX
  • Virtex-5 LXT
  • Virtex-5 SXT
  • Virtex-5 TXT
  • Virtex-5Q
  • Virtex-5QV
  • Virtex-6 CXT
  • Virtex-6 HXT
  • Virtex-6 LX
  • Virtex-6 LXT
  • Virtex-6 SXT
  • Virtex-II
  • Virtex-II Pro
  • Virtex-II Pro X
  • Virtex-II QPro/R
  • Kintex-7
  • Virtex-7
  • Artix-7
  • Virtex UltraScale
  • Virtex UltraScale+
  • Kintex UltraScale
  • Kintex UltraScale+
  • Less
このページをブックマークに追加