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AR# 21894

MIG 007 Rel 5 - デバイスに熱が加えられると XST で合成された DDR1 デザインでエラーが発生する

説明

キーワード : MIG, DDR, DQS, delay, Virtex-II Pro, Temperature, 遅延, 温度

MIG 007 Rel 5 を使用して DDR1 デザインを生成し、Virtex-II Pro の側面のバンク (バンク 2 と 3、または 6 と 7) で使用する場合、デザインは機能しますが、デバイスに熱が加えられるとエラーが発生します。 デバイスが冷却すると、デザインは正常に機能します。

ソリューション

ルックアップ テーブルに、次に示す反転がインプリメントされるという問題があります。

-- dqsx_delayed_col0 negated signals
dqs0_delayed_col0_n <= not dqs0_delayed_col0;
dqs1_delayed_col0_n <= not dqs1_delayed_col0;
-- dqsx_delayed_col1 negated signals
dqs0_delayed_col1_n <= not dqs0_delayed_col1;
dqs1_delayed_col1_n <= not dqs1_delayed_col1;

この問題が発生しているかを検証するには、dqs_delayed ネットの遅延を PAR のレポートで確認してください。 遅延は、400ps 程度である必要があります。 問題がある場合は、約 1.0ns になってしまいます。

この問題を回避するには、次を実行します。

1. data_read_controller.vhd で、syn_keep 属性をコメントにします。

-- Directive for synthesis
--attribute syn_keep of dqs0_delayed_col0_n : signal is true;
--attribute syn_keep of dqs1_delayed_col0_n : signal is true;
-- Directive for synthesis
--attribute syn_keep of dqs0_delayed_col1_n : signal is true;
--attribute syn_keep of dqs1_delayed_col1_n : signal is true;

2. 階層の境界を越えたロジック最適化を有効にします。 (Xilinx Answer 20902) に示されているように、MAP の階層オプションを設定します。

AR# 21894
日付 04/06/2009
ステータス アーカイブ
種類 一般
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