ソリューション
v7.3 での新機能
- DCM スタンドバイ ロジックのサポートを追加
- Sink コアのクロックに DCM または PMCD を選択するオプションを追加
- Source コアのクロックに DCM または PMCD を選択するオプションを追加
- TSClk グローバル クロックに DCM または PMCD をバイパスするオプションを追加
v7.3 での修正点
- CR 207107 : GUI で SrcAFThresAssert および SnkAFThreshAssert に対して 6 未満の値を正しく許容
- CR 208088 : MAP の未使用 RLOC に関する警告メッセージを削除
- CR 208513 : ユーザー ガイドで DPA アライメント時間を 197ms から 197us に修正
一般情報
- SPI-4.2 コアのバージョン 7.3 では Virtex-4 ファミリのみがサポートされます。Virtex-II および Virtex-II Pro デザインの場合、SPI-4.2 コアの v6.x シリーズの最新バージョンを使用してください。
- バージョン 7.3 のコアは ISE 7.1i サービス パック 3 および 4 と互換性があります。
- SPI4.2 デザインを SPI-4.2 コアの v6.2 から v7.3 に移行する方法 (Xilinx Answer 21344)
- SPI4.2 デザインを SPI-4.2 コアの v7.2 から v7.3 に移行する方法 (Xilinx Answer 21967)
- グローバル クロックまたはリージョナル クロックのどちらを使用するかを判断する方法 (Xilinx Answer 21386)
- ダイナミック位相アライメントまたは SPI コアを使用する場合、RDClk を 220MHz 以上で動作させる必要があります。
- SPI-4.2 コアの消費電力 (Xilinx Answer 20430)
- SPI-4.2 (PL4) の UCF ファイルで DCM で TSClk の位相を 180 度ずらす方法 (Xilinx Answer 15500)
- SPI-4.2 コアでサポートされる I/O 規格 (Xilinx Answer 20017)
- 1 つのデバイスで複数の SPI-4.2 コアを使用する場合、インスタンスごとにコアを生成する必要があります。SPI-4.2 ユーザー ガイドの「Special Design Considerations」の章の複数コアのインストールに関するセクションを参照してください。
- DCM スタンドバイ ロジックを含む SPI-4.2 デザインをシミュレーションする場合、SDF を使用するタイミング シミュレーションのみがサポートされます。(Xilinx Answer 21959)
- Source コアでのスレーブのクロック供給 - Sink コアの汎用クロックではなく、別のマスタ Source コアからのクロックを使用します。(Xilinx Answer 22392)
v7.3 での既知の問題
重要 : SPI-4.2 を Virtex-4 デバイスで使用する場合、パッチが必要です。 (Xilinx Answer 22238) を参照してください。
コアの生成に関する問題
- 900Mbps を超えるレートで SPI-4.2 を使用する場合、クロックに PMCD を使用しないでください。(Xilinx Answer 22023)
- CORE Generator を使用して SPI-4.2 (PL4) コアを生成すると、次のようなエラー メッセージが表示されます。
"ERROR:Failure to create .sym symbol file. Cannot post process ASY symbol file. File C:\test\5_2i\pl4_core.asy does not exist."
"ERROR: Did not generate ISE symbol file for core <pl4_core>." (Xilinx Answer 15493)
制約およびインプリメンテーションの問題
シミュレーションに関する一般的な問題
- ダイナミック位相アライメントを使用した場合、PhaseAlignComplete 信号がアサートされず、SnkOof がディアサートされません。(Xilinx Answer 21409)
- SPI4.2 サンプル デザインでタイミング シミュレーションを実行すると、「TDat Error: Data Mismatch」というエラー メッセージが複数表示されることがあります。(Xilinx Answer 21319)
- Sink コアをダイナミック アライメント モードに設定した SPI-4.2 デザインでタイミング シミュレーションを実行すると、「Error: */X_ISERDES SETUP Low - - VIOLATION ON D WITH RESPECT TO CLK」というエラー メッセージが複数表示されることがあります。(Xilinx Answer 21321)
- SPI-4.2 デザインでタイミング シミュレーションを実行すると、複数のセットアップ、ホールド、およびリカバリ違反が発生することがあります。(Xilinx Answer 21322)
- Verilog タイミング シミュレーションを実行すると、TDat 出力が常に 0000 となり、リセット後トレーニング パターンが送信されません。(Xilinx Answer 21362)
- SPI-4.2 デザインをシミュレーションすると、シミュレーションの開始時に複数の警告メッセージが表示されます。(Xilinx Answer 20030)
- SPI-4.2 (PL4) コアを Cadence 社の NC-Verilog または Synopsys 社の VCS を使用してシミュレーションすると、動作が一定しません。(Xilinx Answer 15578)
- サンプル デザインでタイミング シミュレーションを実行すると、シミュレータで DIP2 不一致エラーが発生します。(Xilinx Answer 21316)
- DCM スタンドバイ ロジックを含む SPI-4.2 デザインをシミュレーションする場合、SDF を使用するタイミング シミュレーションのみがサポートされます。(Xilinx Answer 21959)
- 内部クロックとして PMCD が選択された SPI-4.2 デザインをシミュレーションすると、「Timing Violation Error : RST on instance * must be asserted for 3 CLKIN clock cycles.」というエラー メッセージが表示されます。(Xilinx Answer 22023)
ハードウェアの問題
重要 : SPI-4.2 を Virtex-4 デバイスで使用する場合、パッチが必要です。(Xilinx Answer 22238) を参照してください。
- SPI-4.2 を Virtex-4 デバイスで使用する場合、シリコンの問題があります。(Xilinx Answer 20796)
- 固定スタティック アライメントを使用する場合、ターゲット システムのシステム マージンが最大となり、電圧、温度、プロセス (複数のチップ) が変動しても正しく動作するようにするため、最適な IOBDELAY (ISERDES) 値または DCM の位相シフト値を判断する必要があります。(Xilinx Answer 20022)
- ダイナミック アライメントを使用する SPI-4.2 (PL4) Sink コアでPhaseAlignComplete がアクティブにならないか、同期しなくなるか、DIP4 エラーがレポートされます。(Xilinx Answer 15442)
- ハードウェア評価ライセンスを使用して CORE Generator で SPI-4.2 の GUI を開くと、ポップアップ メッセージが表示され、ハードウェアが 6 ～ 8 時間でタイムアウトされることが示されますが、実際にはコアは 2 時間しか実行されません。
SPI- 4.2 (PL4) v7.2 の既知の問題
- SPI-4.2 v7.2 コアは廃止されました。コアを最新のバージョンにアップグレードしてください。
SPI-4.2 v7.2 の既知の問題は、(Xilinx Answer 21032) を参照してください。
SPI- 4.2 (PL4) v7.1 の既知の問題
- SPI-4.2 v7.1 コアは廃止されました。コアを最新のバージョンにアップグレードしてください。
SPI-4.2 v7.1 の既知の問題は、(Xilinx Answer 20274) を参照してください。