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AR# 21921

LogiCORE SPI-3 LINK Layer v4.0 - SPI-3 Link Layer コアのリリース ノートおよび既知の問題

説明

概要

このアンサーでは、7.1i IP アップデート 3 でリリースされた SPI-3 (POS-PHY L3) Link Layer v4.0 のリリース ノートを示します。次の情報が記載されています。

- 新機能

- 修正点

- 既知の問題

7.1i IP アップデート 3 のインストール手順およびデザイン ツール要件は、(ザイリンクス アンサー 21938) を参照してください。

ソリューション

v4.0 での新機能

CORE Generator から配布

ISE 7.1i のサポートを追加

Spartan-3E のサポートを追加

LocalLink に準拠したインターフェイスに簡単に接続するための標準 LocalLink ユーザー インターフェイス

パラメータ設定可能な内部 FIFO のサポートを追加

8 ビットおよび 16 ビットのデータ インターフェイスのサポートを追加

バイト レベル伝送 (DTPA/STPA 信号) のサポートを追加

v4.0 での修正点

CR 171137 : デフォルトの IOSTANDARD を 3.3V に変更

4.0 での既知の問題

(ザイリンクス アンサー 22027) PAR で「INFO:Par:62 - Your design did not meet timing」というメッセージが表示される

(ザイリンクス アンサー 22042) PAR を実行すると、クロック ピンと DCM がチップの反対側に配置されるため、クロック遅延が大きくなってタイミング エラーが発生する

(ザイリンクス アンサー 22043) 「ERROR:Place:207 - Due to SelectIO banking constraints, the IOBs in your design cannot be automatically placed.」というエラー メッセージが表示される

(ザイリンクス アンサー 22028) BitGen で「ERROR:PhysDesignRules:755 - IOB comp <TX_DTPA(16)> at location <AH34> is VCCO」というエラー メッセージが表示される

(ザイリンクス アンサー 22046) Spartan-3/-3E の DCM 位相シフト (SPI-3 LINK コアも同様)

(ザイリンクス アンサー 22052) シミュレーションで、16 ビット コアのデザイン例の TMOD が 「Z (未定義)」 (SPI-3 Link コアにも該当) となる

(ザイリンクス アンサー 22053) サンプル デザインをシミュレーションするとコアで使用されていないチャネルにデータが送信される可能性がある

AR# 21921
日付 12/15/2012
ステータス アクティブ
種類 一般
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