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AR# 21922

7.1 System Generator for DSP - デザインの最上位に cl_clr ピンがある理由。 HDL ネットリスト フローを使用して Project Navigator プロジェクトからビットストリームを生成した後にデザインがハードウェアで動作しない 理由

説明

キーワード : SysGen, Simulink, MATLAB, signal, processing, toolbox, blockset, ce_clr, clear, ce, hdl netlist, no output, 信号, 処理, ツール ボックス, ブロックセット, クリア, ネットリスト, 出力

重要度 : 標準

概要 :
デザインの最上位に cl_clr ピンがあるのはなぜですか。 HDL ネットリスト フローを使用して Project Navigator プロジェクトからビットストリームを生成した後、デザインがハードウェアで動作しません。 理由を教えてください。

ソリューション

System Generator for DSP 7.1 でデザインを作成すると、ほとんどのデザインに必要のない ce_clr ピンが追加されてしまいます。

この問題を回避するには、HDL ネットリスト フローを使用してください。 <design name>_clk_wrapper.vhd ファイルで次の行を変更してください。

ce_clr_sysgen <= ce_clr;

これを次のように変更します。

ce_clr_sysgen <= '0';

この問題は、System Generator for DSP 8.1 で修正される予定です。
AR# 21922
日付 12/15/2012
ステータス アクティブ
種類 一般
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