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AR# 21942

7.1i IP アップデート 3 CORE Generator、IP-DSP - 新機能と既知の問題

説明

キーワード : ISE, Binary Counter, Comparator, Complex Multiplier, Distributed Arithmetic FIR Filter, DVB S3 FEC Encoder, FFT, Floating-point, MAC, MACC, Pipelined Divider, RAM-based Shift Register, TCC Encoder 3GPP, LogiCORE, バイナリ カウンタ, コンパレータ, 乗算器, 分散演算 FIR フィルタ, エンコーダ, 浮動小数点コア, パイプライン分周器, RAM ベースのシフト レジスタ

このアンサーでは、7.1i IP アップデート 2 に含まれる IP-DSP の新機能と既知の問題を示します。

ソリューション

1

7.1i IP アップデート 1 の新機能

DVB S2 FED Encoder v1.1
v1.1 の新機能 :
- 改良されたデータ フローに対するCTS ビヘイビアを修正
- データシートにタイミング ダイアグラムを追加


Fast Fourier Transform (xFFT) v3.2
v3.2 の機能 :
- Spartan-3E のサポートを追加
- [Optimize for Speed using Xtreme DSP Slices] オプションを 3 つのアーキテクチャすべてに追加Virtex-4 でこのオプションを使用すると、DSP48 を多数使用することで、コアのクロック スピードが向上します。リソースを使用することでパフォーマンスを向上させるもう 1 つの方法です。
- [Bit/Digit Reversed Order] または [Natural Order] 出力が 3 つのアーキテクチャすべてに使用できます。
- [Input Data Width] および [Phase Factor Width] が拡張され、8 から 24 までのすべての値が含まれます。
- [Run Time Configurable Transform Length] が 3 つのアーキテクチャすべてに使用できます。
- [Distributed RAM Memory Option] が [Radix-2 Minimum Resources] と同様に [Data for Radix-4 Burst I/O] に使用できます。

v3.2 の修正点 :
- CR 199541 - Virtex-4 を使用する場合に、[Radix-4 Burst I/O] での不正な FFT 出力結果が修正されました。
- CR 201500- コアが次の 2 つのケースで生成されませんでした。
-- [Radix-4 Burst I/O] または [Radix-2 Minimum Resources] アーキテクチャが選択され、出力幅が 35 ビットで、位相係数幅が 20 または 24 ビットの場合
-- [Pipelined Streaming I/O] アーキテクチャが選択され、出力幅が 35 ビットより大きく、位相係数幅が 20 または 24 ビットの場合
- CR 201885 - [Radix-4 Burst I/O] または [Radix-2 Minimum Resources] が選択されていると、SCLR が最初にアサートされない限り、START 信号が最初にトリガされた後コアのプロセスが開始しませんでしたが、修正されました。
- CR 207964 - データシート v3.1 の最大クロック スピード数が、データシート v3.2 で修正されています。
- CR 209462 - VHDL および Verilog 構文のビヘイビア モデルから不正な結果が出ていましたが、修正されました。

2

7.1i IP アップデート 1 の既知の問題

LogiCORE Binary Counter v8.0
- THRES0 出力でビヘイビア シミュレーションとタイミング シミュレーションが一致しません。(Xilinx Answer 21411) を参照してください。
- Q 出力でビヘイビア シミュレーションとタイミング シミュレーションが一致しません。(Xilinx Answer 21412) を参照してください。
- データを 16 進数で入力し、ステップ サイズを 10 以上にすると、バイナリ カウンタが生成されません。(Xilinx Answer 21413) を参照してください。
- Binary Counter で Verilog シミュレーション モデルが使用されません。(Xilinx Answer 21983) を参照してください。

LogiCORE Complex Multiplier v2.1
- Complex Multiplier での Spartan-3E のサポートについては、(Xilinx Answer 21467) を参照してください。

LogiCORE Distributed Arithmetic FIR (DA FIR) v9.0
- DA FIR を使用すると CORE Generator でメモリ使用に関する問題が発生します。(Xilinx Answer 18663) を参照してください。
- ビヘイビア モデルのハーフバンド出力幅がネットリストの出力幅と一致しません。(Xilinx Answer 21414) を参照してください。
- COE ファイルに不正なパラメータがあることを示すエラー メッセージが異なる基数フォーマットで表示される。(Xilinx Answer 14202) を参照してください。
- ハーフ バンド補間で係数のゼロがチェックされない。(Xilinx Answer 20840) を参照してください。

LogiCORE Fast Fourier Transform (xFFT) v3.1
- データシートに記載されている Virtex-4 のスピード値が不正です。(Xilinx Answer 21453) を参照してください。

LogiCORE Fast Fourier Transform (xFFT) v3.2
- ポイント サイズの大きい FFT が生成される時間について。(Xilinx Answer 21988) を参照してください。


LogiCORE MAC v4.0
- Virtex-4 の最大サイクル数について。(Xilinx Answer 21511) を参照してください。

LogiCORE Pipelined Divider v3.0
- Verilog ビヘイビア シミュレーションの実行方法について。(Xilinx Answer 20615) を参照してください。

LogiCORE RAM-based Shift Register v8.0
- 大型の RAM ベースのシフト レジスタが生成されません。(Xilinx Answer 21410) を参照してください。

3

既存の IP の既知の問題

LogiCORE CIC v3.0
- CIC v3.0 で、データ入力の完全にダイナミックなビット範囲を使用する入力に対してオーバーフローが発生します。(Xilinx Answer 12480) を参照してください。

LogiCORE CORDIC v3.0
- 出力幅が 12 ビットより大きい場合、出力が変化しません。(Xilinx Answer 20371) を参照してください。

LogiCORE DA FIR Filter、MAC FIR
- ザイリンクス DA FIR および MAC FIR フィルタの浮動小数点係数から固定小数点係数への変換方法について。(Xilinx Answer 5366) を参照してください。

LogiCORE DDC v1.0、MAC FIR v5.0
- COE ファイルに無効なパラメータを使用したために発生するエラー メッセージが、異なるベース フォーマットで表示されます。(Xilinx Answer 14202) を参照してください。

LogiCORE DCT v2.1
- DCT を Spartan-3 および Virtex-4 デバイスにインプリメントできます。(Xilinx Answer 18937) を参照してください。

LogiCORE DCT v2.1
- DCT の出力幅が正しく計算されず、Java でエラーが発生します。(Xilinx Answer 20459) を参照してください。

LogiCORE DDS v5.0
- DDS データシートのリンク情報が古いです。(Xilinx Answer 21397) を参照してください。

LogiCORE DDS v5.0
- DDS チャネル出力が予測どおりに動作しません。(Xilinx Answer 21474) を参照してください。

LogiCORE 1024-pt FFTv1.0
- FFT/IFFT のデータシートにあるブロック RAM のコンフィギュレーションがハードウェアのコンフィギュレーションと一致しません。(Xilinx Answer 15311) を参照してください。

LogiCORE 16-pt FFT v2.0
- 16 ポイントの Virtex FFT でのスライス使用率が 64 ポイントの FFT のものより大きくなります。(Xilinx Answer 8765) を参照してください。

LogiCORE 256-pt FFT v2.0
- Virtex-II デバイスで FFT を使用すると、PAR で警告およびエラー メッセージが表示されます。(Xilinx Answer 13173) を参照してください。

LogiCORE 32-pt FFT v1.0
- FFT コアの Verilog モデルがありません。詳細は、(Xilinx Answer 11155) を参照してください。

LogiCORE 64-pt FFT v2.0
- 64 ポイント FFT v2.0 で RESULT 信号が正しくリセットされません。(Xilinx Answer 15383) を参照してください。

LogiCORE FFT
- 固定ネットリスト FFT (64、256、1024) コアをシミュレーションすると、警告メッセージが多数表示されます。(Xilinx Answer 14861) を参照してください。
- TMS コンフィギュレーションでの RAM X への書き込みにおける固定ネットリスト FFT (64、256、1024) コアへの出力の接続については、(Xilinx Answer 9288) を参照してください。

LogiCORE MAC FIR v5.1
- 1 つのプロジェクトで異なる COE ファイルを使用する場合の複数の MAC FIR のサポートについては、(Xilinx Answer 16433) を参照してください。
- バックアノテートされた Verilog シミュレーションで、メモリの競合エラーが発生します。(Xilinx Answer 16106) を参照してください。


LogiCORE Reed Solomon v5.0
- GUI に表示されているイネーブル ピンを使用できません。(Xilinx Answer 19526) を参照してください。
- 2 チャネルのリード ソロモンに対して処理遅延の警告メッセージが表示されます。(Xilinx Answer 21769) を参照してください。

LogiCORE 3GPP Turbo Convolutional Decoder (TCC Decoder 3GPP) v1.0
- ModelSim を使用した場合に、PAR 後のタイミング シミュレーションで SDF ファイルで構文のエラーが発生します。(Xilinx Answer 21434) を参照してください。
AR# 21942
日付 03/30/2009
ステータス アーカイブ
種類 一般
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