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AR# 21971

ISE 7.1 MIG1.4 - メモリ インターフェイス ジェネレーター (MIG) のリリース ノート

説明

このアンサーは、ISE 7.1i MIG 1.4 のリリース ノートで、次の情報が含まれています。

 

- サポートされる OS 

- ソフトウェアおよびツールの要件

- インストール方法  

- はじめに

ソリューション

このリリースでの新規コアまたは変更になったコア 

 

Virtex-4 および Spartan-3/-3E デバイス用の MIG 1.4 Memory Interface Generator

 

サポートされる OS 

 

- Windows XP Home (サービス パック 1)/Professional (サービス パック 1) (32 ビット) 

- ほかの ISE プラットフォームでは MIG は使用できません。 

 

ザイリンクス デザイン ツールのバージョン要件 

 

この IP アップデートを使用するには、ISE 7.1i サービス パック 4 (7.1i.04i) がインストールされていることをまず確認してください。  

 

ISE 7.1i サービス パックは、次のダウンロード センターから入手できます。

http://japan.xilinx.com/xlnx/xil_sw_updates_home.jsp  

 

MIG 1.4 には ISE 7.1i IP アップデート 3 またはそれ以降のバージョンが必要です。インストールされていない場合は、ISE 7.1i MIG 1.4 IP アップデートがインストールされる前に、IP アップデート 3 が自動的にアップデート インストーラーによりインストールされます。ISE 7.1i IP アップデート 3 の詳細については、(ザイリンクス アンサー 21938) を参照してください。

 

Acrobat Reader のバージョン 5 またはそれ以降のバージョンもインストールしておく必要があります。最新版の Acrobat Reader は Adobe 社のウェブ サイトからダウンロードできます。

http://www.adobe.com/products/acrobat/readstep.html  

 

インストール 

 

方法 1 

プロキシ設定が不明で、ファイアウォール外からインストールする場合、この方法を利用してください。 

 

1. ダウンロード センターから、最新版の ISE 7.1i サービス パックおよび最新版の IP アップデートがインストールされていることを確認します。

http://japan.xilinx.com/xlnx/xil_sw_updates_home.jsp
 

- ISE の場合は、インストーラーが起動します。 

- IP アップデートの場合は、ZIP ファイルをダウンロードし、7.1i インストール ディレクトリに解凍します。 

- MIG 1.4 には、ISE SP3 および最新版の IP アップデートが必要です。  

 

2. メモリ コーナーに登録されていない場合は、こちらから登録してください。

http://japan.xilinx.com/xlnx/xil_entry2.jsp?sMode=login&group=memory_customers
 

3. こちらから MIG 1.4 をダウンロードします。

http://japan.xilinx.com/support/software/memory/protected/ise_71i_mig14.zip
(xilinx.com のアカウントのユーザー名とパスワードを入力する必要があります。) 

 

4. ISE 7.1i インストール ディレクトリのルート (デフォルトでは C:\Xilinx) に、このファイルを解凍します。 

 

方法 2 

 

1. [スタート] → [プログラム] → [Xilinx ISE 7.1i] → [Accessories] → [CORE Generator] をクリックして CORE Generator を起動します。 

2. CORE Generator で [Tools] → [Updates Installer] をクリックします。 

3. インストールが終了した後に CORE Generator が終了することを示すメッセージが表示されます。[Accept] ボタンをクリックします。 

4. CORE Generator が japan.xilinx.com にアクセスします。ユーザー ID とパスワードの入力が必要な場合があります。 ファイアウォールを使用している場合、適切なプロキシ設定の入力が必要な場合があります。 

5. IP アップデート インストーラーのダイアログ ボックスが開き、アップデートのリストが表示されます。 

6. [ISE 7.1i MiG 1.4] を選択し、[Install Selected] をクリックします。 その他のインストールが必要であるというメッセージが表示されることもありますが、 そのまま承諾します。 指定したダウンロードのダウンロードおよびインストールが実行され、CORE Generator が終了します。 

 

注記 : インストール プロセスを中断しないでください。 また、インストール中、表示されるポップアップ メッセージを承諾する必要があります。 ほかのウインドウを開いている場合は、ポップアップがその背後に表示されることがあります。  

 

はじめに  

 

MIG を起動するには次の手順に従ってください。

1. [スタート] → [プログラム] → [Xilinx ISE 7.1.xi] → [Accessories] → [CORE Generator] をクリックして CORE Generator を起動します。 

2. CORE Generator プロジェクトを作成します。 

3. デバイスを設定します。MIG ではデバイスを変更できないため、正しく設定してください。 MIG では、-4、Virtex-、および Spartan-3/-3E デバイスがサポートされています。 

4. CORE Generator のプロジェクト ディレクトリの場所を確認しておきます。 左側の [View by Function] タブに、コアがカテゴリ フォルダー別に表示されます。 

5. [Memories & Storage Elements] → [MIG] → [Memory Interface Generator] をクリックして MIG を起動します。  

6. [Module Name] ボックスに、生成するモジュールの名前を入力します。 [Generate] をクリックすると、CORE Generator プロジェクト ディレクトリ内のモジュール名と同じ名前のディレクトリ内にモジュール ファイルが生成されます。 

7. 生成後、[Dismiss] をクリックします。 

 

左側の [Generated IP] タブに生成されたモジュールが表示されます。 生成された ise_flow.bat スクリプトまたは ISE GUI を使用して、生成された HDL ファイルをプロジェクトに手動で追加できます。 生成された HDL ファイルの使用については、MIG ユーザー ガイドで説明されています。 このユーザー ガイドは、CORE Generator の [View Data Sheet] リンクから、または MIG GUI の [Data Sheet] ボタンから参照できます。 

 

その他の情報 

 

追加の MIG およびメモリ関連情報には、こちらからアクセスできます。

http://japan.xilinx.com/products/design_resources/mem_corner/index.htm
 

注記 : この URL にアクセスするには、Memory Interface Generator 製品に対して登録する必要があります。 

 

[リソース] → [Memory Interface Generator (MIG)] を参照してください。 

 

その他使用可能な IP コアはこちらで検索してください。

http://japan.xilinx.com/xlnx/xebiz/search/ipsrch.jsp  

 

コメント、質問、問題がある場合は、ザイリンクス テクニカル サポートまでご連絡ください。

http://japan.xilinx.com/support/techsup/tappinfo.htm 

 

MIG 1.4 の詳細 

 

新機能および変更点 

 

- Virtex-4 DDR1 SDRAM : 

* Verilog および VHDL の両方をサポート 

* XST 合成 

* X8 および X16 コンポーネント 

* 可能なすべてのデータ幅 

* テストベンチおよび DCM を取り除くオプションはなし 

* CAS レイテンシは 3、バースト長は 4 

* コンポーネントを使用してハードウェアで検証 

* (ザイリンクス アンサー 22462) で説明されているように FIFO16 フラグで問題が発生する可能性あり

 

- Virtex-4 DDR2 SDRAM : 

* VHDL を追加。Verilog および VHDL の両方をサポート 

* 階層の深いデザインを追加。Verilog を使用してハードウェアで検証 

* ODT および DCI を階層の深いデザインで検証 

* (ザイリンクス アンサー 22462) で説明されているように FIFO16 フラグで問題が発生する可能性あり

 

- Spartan-3 DDR SDRAM :  

* Synplicity 7.7.1、Precision 2005b、および XST を使用した合成をサポート 

* Verilog および VHDL 

* X8 および X16 コンポーネントおよび未定義の DIMM 

* 可能なすべてのデータ幅 

* SL 361 を使用したハードウェア テスト済み 

* CAS レイテンシは 3、バースト長は 4 で、テストベンチおよび DCM を検証 

* CAS レイテンシ 3 でのみツールをサポート。CAS レイテンシが 2 のテストベンチで u_config_parms = 10'b0000100010 となるよう、コンフィギュレーション レジスタ値を変更する場合は、CAS レイテンシ 2 をサポートします。 

 

- Spartan-3 DDR2 SDRAM : 

* XST を使用した合成をサポート 

* Verilog および VHDL 

* X8 および X16 コンポーネント 

* 可能なすべてのデータ幅 

* CAS レイテンシは 3、バースト長は 4 

* テストベンチおよび DCM を取り除くオプションはなし 

* ハードウェア検証はされていない 

 

- Spartan-3E DDR1 : 

* Verilog および VHDL

* XST 

* X8 および X16 コンポーネント

* ハードウェア検証はされていない

* Spartan-3E デバイスの場合はデータ用にトップ/ボトム バンクのサポートなし。トップ/ボトム バンクには、DDR インターフェイスをサポートするのに十分なピンがありません。 

 

サポートされるデバイス 

- すべてのパッケージでのすべての Virtex-4 デバイス 

- Spartan-3 デバイスのほとんどをサポート : 

* 16 ビット インターフェイスを作成するのに十分なピンがないため、XC3S50 および XC3S200 はサポートされていません。PQ208 パッケージを除き、ほかのパッケージには十分なピンがありません。 

* XC3S2000FG456 および XC3S4000FG676 を追加 

 

ソフトウェア  

- Virtex-4 デザインを ISE 7.1.04i でテスト 

* (ザイリンクス アンサー 22462) で説明されているように FIFO16 フラグで問題が発生する可能性あり

- Synplicity 7.7.1 および ISE 7.1.04i で Spartan-3 デザインをテスト 

 

注記 : ML 461 または SL 361 ボード コンフィギュレーションでツール出力のタイミングが検証されています。 

 

MIG 1.3 の詳細 

 

サポートされるデバイス 

- すべてのパッケージでのすべての Virtex-4 デバイス 

- Spartan-3 デバイスのほとんどをサポート : 

* 16 ビット インターフェイスを作成するのに十分なピンがないため、XC3S50 および XC3S200 はサポートされていません。 

* XC3S2000FG456 および XC3S4000FG676 はリリース 1.4 でサポートされる予定です。 

 

ソフトウェア  

- Virtex-4 デザインを ISE 7.1.03i でテスト 

- Synplicity 7.7.1 および ISE 7.1.03i で Spartan-3 デザインをテスト 

 

新機能および変更点 

- ISE CORE Generator 7.1i と統合 

 

- Virtex-4 QDRII SRAM : 

* Verilog および VHDL をサポート 

* すべての考えられる組み合わせで ML 461 上でハードウェア テスト 

* BL=2 および BL=4 をサポート 

 

- Virtex-4 DDRII SRAM : 

* Verilog および VHDL 

* ハードウェア検証はされていない 

 

- Virtex-4 DDR2 SDRAM : MIG 1.3 では使用できないが、MIG 1.4 では使用できる予定 

* 同じデバイス上で最大 8 つまでのコントローラーをサポート  

* ML 461 を使用しすべての考えられる毛0巣でハードウェア テスト 

* ECC サポート 

* DCM およびテストベンチのサポートなし 

* ピン配置アルゴリズムを次のように変更 : すべての DQ 信号、DM 信号、および対応する DQS 信号は同じバンク内に配置されます。DM が DQ/DQS 信号の 2 番目のセットに関連付けられている場合、x4 DIMM またはコンポーネントに対し例外があります。また、x4 の場合は、対応する DQ 信号 4 つと比較して、別のバンクにある可能性があります。 

* バンクごとに RD_EN_IN と RD_EN_OUT というループバック信号が 1 組あります。入力信号 RD_EN_IN は、そのバンクの DQ 信号すべてに対し使用されます。 

* 1 つの tap_ctrl モジュールが RD_EN ペアごとにインスタンシエートされます。このためバンクごとに 1 つ tap_ctrl モジュールになります。 

* VHDL はこのリリースではサポートされていないので、ディスエーブルになっています。 

* Verilog の階層の深いデザインはハードウェア テストされていません。 

 

- Virtex 4 - RLDRAM II : 

* Verilog および VHDL の両方をサポート

* SIO および CIO 

* マルチプレクサ化/非マルチプレクサ化したアドレス

* すべてのモード レジスタ

 

- Virtex-4 DDR SDRAM : 

* このリリースではサポートされていないので、ディスエーブルになっています。 

 

- Spartan-3 DDR SDRAM : 

Synplicity 7.7.1 を使用した合成をサポート 

* SL 361 を使用したハードウェア テスト済み 

* 読み出しおよび書き込みレイテンシを低減 

* 自動リフレッシュを含むフル コントローラー機能および完了初期化 

 

- SL 361 または ML 361 のボード ファイルの生成 

 

ISE 7.1.03i 関連の一般的な問題 

 

  • タイミング エラー。クロック ドメインを交差する信号の場合、このリビジョンのソフトウェアは、クロック間で計算されたスキューを使用してタイミング パスを解析します。たとえば、clk_div_16 から CLK に向かうパスの場合は、スキューが 0.003ns であれば、ツールはこのスキューに関してエラーをレポートします。

    ツールはこのスキューを信号に必要な時間だとして処理します。
    これはオープン ソフトウェアの問題で、これらのエラーは無視しても問題がありません。

  • ODDR/IDDR の SR 入力に異なる信号がある。XST は、ファンアウトを低減するために、リセット信号を重複させることがあります。
    このため、IDDR および ODDR のリセット ポートに異なる信号を割り当てる可能性があります。
    XST のファンアウト制限をより高い値に変更して、XST のレジスタ重複をオフにすることにより、ある程度はこの状況を避けることができます。
    しかし、変更を加えた後でもこのような問題が発生するのは非常に稀です。

 

注記 :

1. ML 461 または SL 361 のボード コンフィギュレーションで、ツール出力のタイミングが検証されています。 

2. MIG で生成されたボード ファイルには外部クロック ソースが必要です。

AR# 21971
日付 09/04/2014
ステータス アクティブ
種類 一般
デバイス
  • Spartan-3
  • Virtex-4
  • Virtex-4Q
  • Spartan-3E
ツール
  • ISE - Legacy
IP
  • MIG
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