UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 22166

7.1i NetGen - DDR_CLK_EDGE 属性を「OPPOSITE_EDGE」に設定すると、X_ODDR モジュールでは、誤ったクロック エッジに対してセットアップおよび ホールド タイムがチェックされる

説明

キーワード : simulate, SimPrim, output, timing, シミュレーション, 出力, タイミング

重要度 : 標準

概要 :
DDR_CLK_EDGE 属性を「OPPOSITE_EDGE」に設定すると、X_ODDR モジュールのタイミング シミュレーション実行時に、ポート D2 のセットアップおよびホールド チェックが誤ったクロック エッジに対して行われます。 すべてのセットアップおよびホールド チェックは、クロックの立ち上がりエッジではなく、立ち下がりエッジに対して行われる必要があります。

ソリューション

現時点では、この問題の回避方法はありません。

この問題は、20054 年 11 月にリリースされる 8.1i で修正される予定です。
AR# 22166
日付 11/17/2008
ステータス アーカイブ
種類 一般
このページをブックマークに追加