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AR# 22314

MAP、XtremeDSP スライス - DSP48、DSP48E、DSP48A の A および B 入力パスに余分なレジスタがあるかレジスタが不足しているため、マップの -timing オプションを使用するとタイミング シミュレーションとハードウェアでエラーが発生する 

説明

DSP48、DSP48E、DSP48A の A および B 入力パスに余分なレジスタがあるかレジスタが不足しているのはなぜですか。これが原因で、マップの -timing オプションを使用するとタイミング シミュレーションとハードウェアでエラーが発生します。この問題は、DSP48、DSP48E、DSP48A を含むデザインで通常発生し、マップの -timing オプションを使用すると、ビヘイビア シミュレーションでは正しく機能するのに、ハードウェアではエラーが発生します。
この問題は、Spartan-3A DSP (DSP48A)、Virtex-4 (DSP48) または Virtex-5 (DSP48E) に影響します。
Virtex-5 の場合は、マップの -timing オプションが常に使用され、オフにすることができません。

ソリューション

これは ISE 7.1i および IDS 10.1.03 でのデザインで見つかっている既知の問題です。

マップが DSP48 スライスからレジスタを取り出すか、または DSP48 スライスにレジスタを含めることで、デザインを最適化しようとするために、この問題が発生します。しかし、場合によっては、DSP48 スライス入力にレジスタが追加されることがあります。レイテンシが追加されてしまうので同期化しなくなり、ハードウェアおよび PAR 後のシミュレーションで問題が発生し、ビヘイビア シミュレーションと一致しなくなります。

この問題は最新版の ISE ソフトウェアで修正されている可能性があるので、最新版を使用してみるとこの問題を回避できる可能性があります。

最新版の ISE で修正されていない場合は、システムで次の環境変数を設定すると、この問題を回避することができます。

XIL_MAP_NO_DSP_AUTOREG = 1

環境変数の設定方法は、(ザイリンクス アンサー 11630) を参照してください。

この環境変数でも問題を解決することができない場合は、ウェブ ケースを開いてザイリンクス テクニカル サポートまでご連絡ください。

http://japan.xilinx.com/support/mysupport.htm


アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
29120 LogiCORE IP Divider Generator - リリース ノートおよび既知の問題 N/A N/A
AR# 22314
日付 12/15/2012
ステータス アクティブ
種類 一般
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