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AR# 22319

LogiCORE RapidIO v3.1 Rev 2 - 8.2i IP アップデート 1 (8.2i_IP1) のリリース ノートおよび既知の問題

説明

キーワード : v3.1, ip1_i, serial, parallel, high, speed, high-speed, PHY, logical, design environment, アップデート 1, シリアル, パラレル, 高速, 論理, デザイン環境

このアンサーでは、LogiCORE RapidIO コア v3.1 リビジョン 2 のリリース ノート、インストール手順、および既知の問題を示します。

Serial RapidIO および Logical Layer コアは IP アップデート #1 (8.2i IP アップデート 1) に含まれています。このアップデートは、現在の ISE 8.2i i の上にダウンロードおよびインストールする必要があります。このアップデートに関する一般除法は、(Xilinx Answer 23479)を参照してください。このアップデートは、次のサイトから入手できます。
http://japan.xilinx.com/xlnx/xil_sw_updates_home.jsp.

Parallel RapidIO Physical Layer のアップデート
Parallel RapidIO Physical Layer の最新バージョンは、ザイリンクス RapidIO ラウンジから入手できます。
http://www.xilinx.com/rapidio

メモ : Parallel RapidIO Physical Layer を使用する場合は、この RapidIO ラウンジから Design Environment および Logical Layer もダウンロードする必要があります。上記のセクションに示す CORE Generator に含まれるものを使用しないでください。これは、CORE Generator に含まれる Logical Layer と Design Environment は、CORE Generator に含まれる Serial RapidIO Physical Layer でのみテストおよびサポートされているからです。

ソリューション

v3.1 Rev. 2 の新機能

- ISE 8.2i のサポートを追加

Serial RapidIO Physical Layer
- (Xilinx Answer 22471) で説明している Virtex-4 の MGT のスタティック動作ビヘイビアの問題に対処するようポートが追加されました。これらの新しい信号の使用方法は Serial RapidIO ユーザー ガイドの第 7 章を参照してください。
- トランスミット ジッタが削減されるよう、より高いリファレンス クロック周波数のサポートを追加しました。クロック周波数の要件は、Serial RapidIO ユーザー ガイドの第 7 章を参照してください。このガイドは、コアと共に生成されます。

RapidIO Logical および Transport Layer
論理層からの受信側バイト イネーブルが修正されました。実際のバイト カウントは、 sub-dword パケットの iresp_byte_count、treq_byte_count、mreq_byte_count ポートに示されます。

v3.1 Rev. 2 での既知の問題


Serial RapidIO Physical Layer
- Virtex-4 デバイスで x4 モードを使用している場合、コアをレーン 2 のシングル レーン操作にリンクアップできません。ただし、レーン 0 のシングル レーン モードにリンクアップすることは可能です。
- Virtex-II Pro デバイスでは、Port Control CSR への書き込みによりコアをレーン 0 の x1 モードに強制した際、レーン 0 でレーンが同期できない場合はレーン 2 の x1 モードに初期化されます。
- データでパケットが破損または反復されます。詳細は、(Xilinx Answer 24500) を参照してください。
- コアのネットリストを PlanAhead に読み込むことができません。詳細は、(Xilinx Answer 24501) を参照してください。
- RETRY の入力時にパケットが重複します。 詳細は、(Xilinx Answer 24527) を参照してください。
- Restart-from-Retry 制御信号の後に不正に送信された Stomped パケットにより、プロトコル エラーが発生します (パケットが受信されない)。 詳細は、(Xilinx Answer 24837) を参照してください。
- Virtex-5 または Virtex-II Pro デバイスを使用する場合、x1 コアを x4 コアに接続しているとリンクアップできません。 詳細は、(Xilinx Answer 24838) を参照してください。
(Xilinx Answer 30023) x4 コアはレーン 0 を使用した場合は x1 操作にできますが、ほかのレーンを使用した場合はできません。
(Xilinx Answer 30314) Virtex-4 で、MGT のロックの問題が原因で、x4 コアが断続的に x1 操作になります。
(Xilinx Answer 30054) CAR 値が不正です。
(Xilinx Answer 30323) Port Width Override に変更しても最初期化されません。

RapidIO Logical and Transport Layer
- ユーザー アプリケーションがアイドル状態の場合、コアで iresp_sof_n および treq_sof_n をアサートするには iresp_rdy_n および treq_rdy_n をアサートのままにする必要があります。これらの信号がアサートされていないと、新しいパケットが供給されません。
- Logical Layer - デバイス ID の 16 ビットすべてを使用できません。詳細は、(Xilinx Answer 24498) を参照してください。
- 転送ポートが動作しなくなることがあります。(Xilinx Answer 24497) を参照してください。
(Xilinx Answer 30320) メッセージ パケットに不正な treq_byte_count があります。
(Xilinx Answer 29936) メンテナンス RESPONSE パケットに不正なソース デバイス ID があります。
(Xilinx Answer 30322) 8 バイト SWRITE を送信する際に、ターゲット要求インターフェイスに EOF がなかったりパケットがなかったりすることがあります。

RapidIO Buffer Layer
- バッファでパケットが破損します。詳細は、(Xilinx Answer 24499) を参照してください。
- 現在のパケットが中断され lnk_next_fm に変化がない場合、バッファが恒久的にストール状態になることがあります。詳細は、(Xilinx Answer 24844) を参照してください。

Design Environment
- サンプル デザインをシミュレーションすると、メモリ競合エラーが発生することがあります。詳細は、(Xilinx Answer 24366) を参照してください。
- PC でサンプル デザインをシミュレーションする場合、simulate_mti.do ファイルを修正する必要があります。詳細は、(Xilinx Answer 23961) を参照してください。


以前のリリースの情報
v3.1 リビジョン 1 の新機能

- 8.1i SP3 をサポート。v3.1 Rev.1 リリースから、すべての Virtex-4 RapidIO デザインに 8.1i SP3 が必要です。
- Virtex- FX ES4 ステッピングのサポート : CES4 シリコン ステッピングをサポートするため、Virtex-4 FX コアに Calibration Block 1.4.1 が含まれています。
- クリティカル要求フロー機能を追加
- 再送信抑圧をサポート
- ドアベルとメッセージを完全にサポート
- 各レーンで 3.125GHz を完全にサポートするよう、すべての層を 156MHz で動作するよう改善

v3.1 Rev. 1 での既知の問題

Serial RapidIO Physical Layer

- Virtex-4 デバイスで x4 モードを使用している場合、コアをレーン 2 のシングル レーン操作にリンクアップできません。ただし、レーン 0 のシングル レーン モードにリンクアップすることは可能です。
- Virtex-II Pro デバイスでは、Port Control CSR への書き込みによりコアをレーン 0 の x1 モードに強制した際、レーン 0 でレーンが同期できない場合はレーン 2 の x1 モードに初期化されます。
- コアは、EN042 (Virtex-4 CES4 デバイスのエラッタ) に記述されている RocketIO MGT のスタティック動作ビヘイビアの問題に対応していません。この問題の詳細は、 (Xilinx Answer 22471) を参照してください。コアに Calibration Block v1.4.1 は含まれていますが、現在のところ、このブロックはこの問題を防ぐために使用されていません。この問題は、将来のリリースで修正される予定です。コアを長時間リセット状態に保持したり、x4 コアをシングル レーン モードで長時間使用したりしないでください。
- コアに含まれるサンプル デザインのシミュレーションを正しく実行するには、次の [Port Configuration] オプションを設定する必要があります。これはサンプルのシミュレーション環境の制限であり、コアの問題ではありません。
Master - オン
Port Disable - オフ
- Design Environment テンプレート ディレクトリの srio_phy_4x_ep_4vpfx60ff1152.ucf ファイルは、6.2ns 周期をターゲットにすることでコアがマージン内で動作することを示しています。カスタマ デザインでは、156.125MHz に対して 6.4ns を使用する必要があります。

RapidIO Logical および Transpoprt Layer

- コアに含まれるサンプル デザインのシミュレーションを正しく実行するには、RapidIO Logical Layer の次のオプションを正しく設定する必要があります。これはサンプルのシミュレーション環境の制限であり、コアの問題ではありません。

ローカル コンフィギュレーション スペース ベース アドレス - 0x7FFXXXXX

RapidIO Design Environment

- VHDL は現在のところサポートされていません。CORE Generator のプロジェクト プロパティで VHDL を選択した場合、Serial RapidIO Physical Layer および RapidIO Logical Layer コアの論理シミュレーション モデルは VHDL で生成されますが、Buffer および Register Manager リファレンス デザイン ファイルを含む RapidIO Endpoint サンプル デザインは Verilog で記述されているので、インプリメンテーションおよびシミュレーション スクリプトでは Verilog のみがサポートされます。
- インプリメンテーションおよびシミュレーション スクリプトを正しく機能させるには、Serial RapidIO Physical Layer、RapidIO Logical Layer、および RapidIO Design Environment コアをすべて同じ CORE Generator プロジェクト ディレクトリから生成する必要があります。
- Serial PHY Layer エントリは、Serial RapidIO Physical Layer コアの生成時に指定されたコンポーネント名と一致している必要があります。また、Lanes および Baud Rate も Serial RapidIO Physical Layer コアを作成したときに選択したものと一致している必要があります。これは、インプリメンテーションとシミュレーション スクリプトを正しく機能させるために必要です。
- インプリメンテーションおよびシミュレーション スクリプトを正しく機能させるには、Logical Layer エントリが Serial RapidIO Physical Layer コアの生成時に指定されたコンポーネント名と一致している必要があります。



AR# 22319
日付 12/15/2012
ステータス アクティブ
種類 一般
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