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AR# 22333

LogiCORE - コアの Verilog ビヘイビアー シミュレーション モデルが見つからない

説明

Verilog フローを使用して CORE Generator LogiCORE を生成し、VEO テンプレート ファイルおよび Verilog シミュレーション ラッパー ファイルが生成されました。

Verilog シミュレーション モデルを見つけられず、シミュレートしようとすると、次のようなエラー メッセージが表示されます。

 

Error: (vsim-3033) ... The design unit was not found

 

例 :

Pipeline Divider v.3.0 のビヘイビアー シミュレーションを実行すると、次のようなエラー メッセージが表示されます。

 

Error: (vsim-3033) divider_pipe.v(81): Instantiation of 'SDIVIDER_V3_0' failed. The design unit was not found. 

 # Region: /top_test_toplevel_v_tf/uut/divider_pipe 

 # Searched libraries: 

 # C:\Modeltech_xe58\win32xoem/../xilinx/verilog/xilinxcorelib_ver 

 # C:\Modeltech_xe58\win32xoem/../xilinx/verilog/unisims_ver 

 # work"

ソリューション

一部のコアでは、Verilog ビヘイビアー シミュレーションがサポートされていません。 

ビヘイビアー シミュレーションでサポートされている言語は VHDL です。 

シミュレータで複数言語のシミュレーションがサポートされていない場合は、ISE 7.1i 以降を使用して Verilog 構造モデルを生成すると、この問題を回避できます。 

 

シミュレーション用に Verilog モデルを生成するには、次の手順に従ってください。

 

1. CORE Generator で [Project] → [Project Options] をクリックして [Project Options] ダイアログ ボックスを開きます。 

2. [Generation] タブで、[Design Entry] に [Verilog] を選択し、[Simulation Files] に [Structural] をクリックします。  

 

これで、Verilog モデルを生成したときに、UniSim ベースの除算器モデルが生成されます。 

 

注記 : CORE Generator の構造フローは、データシートで指定されているコアのみに使用できます。

 

構造ネットリストが使用できないコアの場合は、(ザイリンクス アンサー 8065) を参照してください。

 

EDIF から生成された変換後 (NGDBuild 後) のゲート レベルの Verilog ネットリストまたは NGC ネットリストを使用して、シミュレーションを実行する回避策もあります。 

 

詳細は (ザイリンクス アンサー 8065) を参照してください。

AR# 22333
日付 01/22/2015
ステータス アクティブ
種類 一般
ツール
  • ISE - 10.1
  • ISE Design Suite - 11.1
  • ISE Design Suite - 11.2
  • More
  • ISE Design Suite - 11.3
  • ISE Design Suite - 11.4
  • ISE Design Suite - 11.5
  • ISE Design Suite - 12.1
  • ISE Design Suite - 12.2
  • ISE Design Suite - 12.3
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