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AR# 22443

8.1i ISE - Project Navigator の [New Source] ウィザードで HDL ソースを新規作成しても [Synthesis/Implementation] で表示されない

説明

キーワード : Verilog, VHDL, .v, .vhd, pins, ports, empty, sources, simulation, design view, ピン, ポート, ソース, シミュレーション, デザイン ビュー

[New Source] ウィザードを使用して HDL ソースを作成すると、ポートが含まれず、間違ったデザイン ビューに関連付けられてしまい、ソース ウィンドウで [Synthesis/Implementation] を選択しても表示されません。

例 :
1. [New Source] -> [VHDL Module] (または [Verilog Module]) をクリックします。
2. モジュール名を入力します。
3. デフォルト設定のまま残りのウィザードを終了します。
VHDL モジュールが作成されると、ソース ウィンドウが更新されたように見えますが、実際には VHDL モジュールは階層に表示されません。
4. HDL モジュールは [Synthesis/Implementation] から [Behavioral Simulation] に切り替えると表示されます。

ソリューション

新規の HDL ソースが [Simulation Only] に間違って関連付けられています。

この問題は、次の手順で修正できます。
1. [Behavioral Simulation] に表示を切り替え、その新規の HDL ソースを選択した状態で Delete キーを押して削除します。
2. [Project] -> [Add Source] をクリックし、HDL ソース ファイルを選択して、[Open] をクリックします。
3. [Adding Source Files] ダイアログ ボックスで [Simulation Only] から [Synthesis/Imp + Simulation] にファイル設定を変更します。

[New Source] ウィザードでポートが新規の HDL ソースに追加されると、VHD ファイルがソース ウィンドウの [Synthesis/Implementation] ビューに正しく追加されます。

この問題は、最新版の 8.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://www.xilinx.co.jp/xlnx/xil_sw_updates_home.jsp
この修正は、8.1i サービス パック 1 以降に含まれます。

AR# 22443
日付 03/26/2008
ステータス アーカイブ
種類 一般
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