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AR# 22472

MIG v1.7 - MIG で生成された UCF ファイルで SSTL18_I と SSTL18_II が同じ I/O バンクに設定されている

説明

キーワード : SSTL18, Class I, Class II, SSTL18_I, SSTL18_II, MIG, DDR, SDRAM

MIG を使用して DDR2 SDRAM コントローラを生成すると、生成された UCF ファイルに SSTL18_I と SSTL18_II を同じ I/O バンクに設定する IOSTANDARD 制約が含まれます。 これは正常ですか。

NET "cntrl0_DDR2_DQ[*]" IOSTANDARD = SSTL18_II;
NET "cntrl0_DDR2_A[*]" IOSTANDARD = SSTL18_I;
NET "cntrl0_DDR2_BA[*]" IOSTANDARD = SSTL18_I;
NET "cntrl0_DDR2_RAS_N" IOSTANDARD = SSTL18_I;
NET "cntrl0_DDR2_CAS_N" IOSTANDARD = SSTL18_I;
NET "cntrl0_DDR2_WE_N" IOSTANDARD = SSTL18_I;
NET "cntrl0_DDR2_CS_N[*]" IOSTANDARD = SSTL18_I;
NET "cntrl0_DDR2_ODT[*]" IOSTANDARD = SSTL18_I;
NET "cntrl0_DDR2_CKE[*]" IOSTANDARD = SSTL18_I;
NET "cntrl0_DDR2_DM[*]" IOSTANDARD = SSTL18_I;

ソリューション

はい、正常です。 Virtex-4 FPGA ユーザー ガイドの SSTL18_1 および SSTL18_II の仕様に記述されているように、これら 2 つは、SSTL18_I が単方向であるのに対し SSTL18_II が双方向であることを除き同じです。 DQ は双方向として使用されるため、UCF ファイルでは SSTL18_II として指定されています。
AR# 22472
日付 04/06/2009
ステータス アーカイブ
種類 一般
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