AR# 22473

7.1i NetGen - トライステート制御を行うために ODDR プリミティブを使用すると不正なシミュレーション モデルが生成される

説明

キーワード : same, edge, timing, SimPrim, SAME_EDGE モード, タイミング

『Virtex-4 ユーザー ガイド』に記述されているように、デザインでトライステート制御を行うために ODDR プリミティブを SAME_EDGE モードで使用しました。
http://www.xilinx.co.jp/xlnx/xweb/xil_publications_display.jsp?category=User+Guides/FPGA+Device+Families/Virtex-4

すると、配置配線後のタイミング シミュレーションが正しく動作しません。 配置配線後のタイミング シミュレーションで不正なシミュレーション モデルが生成されているようです。

ソリューション

この問題は、ODDR プリミティブを SAME_EDGE モードでトライステート制御を行う場合にのみ発生します。

この問題は、ISE 8.1i サービス パック 3 で修正される予定です。

AR# 22473
日付 11/17/2008
ステータス アーカイブ
種類 一般