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AR# 22477

Virtex-4 RocketIO - CES2、CES3、および CES4 FX デバイスの補正ブロック

説明

キーワード : MGT, PMA, PLL, lock, ロック

補正ブロックは、FPGA の Virtex-4 FX ファミリで GT11 RocketIO MGT に接続されるデザイン モジュールで、Verilog または VHDL で提供されています。このブロックは、RX/TX ロック信号、MGT 内で生成された MGT クロックを監視し、PLL を適切に動作させるためのものです。このブロックにより、ユーザー RX または TX PMA リセットに対して PLL 初期化中にダイナミック リコンフィギュレーション ポート (DRP) の操作が実行されます。

補正ブロックは、非アクティブなトランシーバに対するソリューションにもなります。非アクティブなトランシーバとは、インスタンシエートされ、接続されていますが、この時点ではデータの送受信を行っていないトランシーバを指します。アクティブでないトランシーバの詳細は (Xilinx Answer 22471) を参照してください。

ソリューション

補正ブロックは 3 種類あります。RocketIO Wizard で提供されているサンプル デザインの詳細は (Xilinx Answer 22499) を参照してください。FX デバイスに対応したバージョンを使用してください。

メモ : 補正ブロック v1.2.1 は、2006 年 5 月 19 日に v1.2.2 へアップデートされました。v1.2.1 を使用している場合は、v1.2.2 にアップグレードしてください。

CES2、CES2L、CES2R、CES3、CES3L、CES3R:
Calibration Block v1.1.1 または v1.2.2 を使用

CES2V2、CES2L2、CES2R2、CES3V2、CES3L2、CES3R2:
Calibration Block v1.2.2 のみを使用

CES4:
Calibration Block v1.4.1 のみを使用
(v1.4.1 に関する FAQ は、後で記載しています)

次のダウンロードのリンクでは、ザイリンクスのアカウントにログインし、ライセンス使用承諾書を入力するダイアログ ボックスが表示されます。ログインおよび同意後、[Download Design File] をクリックしてください。

Calibration Block v1.1.1:
http://japan.xilinx.com/xlnx/xweb/xil_publications_file.jsp?iLanguageID=2&ipoid=24332297&category=-1210767&filename=mgt_cb_v1_1_1.zip&file=541

Calibration Block v1.2.2:
http://japan.xilinx.com/xlnx/xweb/xil_publications_file.jsp?iLanguageID=2&ipoid=24332297&category=-1210767&filename=mgt_cb_v1_2_2.zip&file=585

Calibration Block v1.4.1:
http://japan.xilinx.com/xlnx/xweb/xil_publications_file.jsp?iLanguageID=2&ipoid=24332297&category=-1210767&filename=mgt_cb_v1_4_1.zip&file=540

既知の問題

- RX_SIGNAL_DETECT が非同期にアサートされると補正ブロックの信号検知 FSM が停止します。このデザインの補正ブロックをインスタンシエートすると、RX_SIGNAL_DETECT 入力ポートに接続している信号は、DCLK に同期する必要があります (たとえば、RX_SIGNAL_DETECT は DCLK に同期する必要がある)。
- 補正ブロックのユーザー ガイドにある図 2 (タイトルは「Calibration Block with DCM and GT11 Primitive」) には、バッファを介して直接 DCM に接続されている ''refclk_p'' および ''refclk_n'' ポートを示すものですが、この接続は間違っています。デバイス クロッキング アーキテクチャでは、REFCLK 入力パッドと MGTCLK プリミティブは接続できません。バッファを介した DCM への接続は、MGTCLK プリミティブの出力に移動させる必要があります (図「GT11CLK_MGT」) 。

v1.1.1 に関する FAQ :
(v1.2.2 および v1.4.1 に関する FAQ は後で記載しています)

Q. 補正ブロックの RESET ポートの極性は何ですか。
A. RESET ポートはアクティブ High です。RESET ポートは、有効なクロックが DCLK ポートに入力されるまで High に保持してください。たとえば、DCLK が DCM ブロックから供給される場合、DCM がロックされるまで RESET をアサートする必要があります。

Q. デジタル CDR で補正ブロック v1.1.1 を使用する必要はありますか。
A. はい。デジタル CDR モードを使用する場合は、補正ブロック v1.1.1 が必要ですが、ディスエーブル ポートは High にする必要があります。


v1.2.2 に関する FAQ :
(v1.4.1 に関する FAQ は後で記載しています)

Q. 補正ブロック v1.2.1 が v1.2.2 にアップデートされたのはなぜですか。
A : (Xilinx Answer 23324) を参照してください。

Q. 補正ブロック v1.2.2 を使用するために必要な ISE および Synplify のバージョンを教えてください。
A. ISE 7.1i サービス パック 4 以降、および Synplify 8.2.1 です。(Synplify 8.2 はサポートされていません)。

Q. C_SIMULATION パラメータはどのように使用しますか。
A. シミュレーションの実行時には 1 に設定してください。これによって、遅延が短くなり、シミュレーションの実行時間が短縮されます。TX/RX PMARESET のディアサートから約 150 マイクロ秒後にロック信号がアサートされます。また、ハードウェアを構築する場合は、0 に設定します。

Q. Synplify で合成する場合、次の合成の属性に関して警告が表示されます。これは問題になりますか。
// synthesis attribute use_sync_reset of cal_block_v1_2_2 is yes
// synthesis attribute use_sync_set of cal_block_v1_2_2 is yes
// synthesis attribute use_clock_enable of cal_block_v1_2_2 is yes
// synthesis attribute use_dsp48 of cal_block_v1_2_2 is no
A. これらの属性は、XST でのみ使用できます。この Synplify の警告は無視しても問題はありません。

Q. C_TXPOST_TAP_PD パラメータはどのように使用しますか。
A. 内部シリアル ループバックの場合、「FALSE」に設定し、通常動作または外部ケーブル ループバックの場合は、「TRUE」に設定します。「FALSE」および「TRUE」が大文字で表示されていることを確認してください。

Q. TX_FD_WIDTH および RX_FD_WIDTH パラメータの算出方法を教えてください。
A. これらのパラメータは、TX_FD_MIN および RX_FD_MIN ポート幅を制御します。
例 : TX_FD_WIDTH = Ceiling(Log2(TX_FD_MIN+1)) Ceiling( ) は、括弧内の値以上で最小の整数を使用することを示しています。



Q. DCLK に使用する周波数を教えてください。
A. DCLK ポートは、周波数範囲が 25 ~ 50MHz のフリーランニング クロックで駆動する必要があります。

Q. 補正ブロックの RESET ポートの極性は何ですか。
A. RESET ポートはアクティブ High です。RESET ポートは、有効なクロックが DCLK ポートに入力されるまで High に保持してください。たとえば、DCLK が DCM ブロックから供給される場合、DCM がロックされるまで RESET をアサートする必要があります。

Q. BUFG は GT_TXOUTCLK1 および GT_RXRECCLK2 クロックに必要ですか。
A. これらのクロックがほかのユーザー ロジックを駆動しない場合は、ローカル配線を使用し、これらを接続できます。また、これらのクロックを駆動するのにリージョナル クロック バッファ (BUFR) を使用することもできます。詳細は、『Calibration Block User Guide』 を参照してください。

v1.4.1 に関する FAQ

Q. 補正ブロック v1.4.1 を使用する必要があるのは、どのような場合ですか。
A. 補正ブロック v1.4.1 は CES4 デバイス用で、(Xilinx Answer 22471) に記載されているスタティック動作の回避策 3 および 4 にのみ必要です。

Q. CES4 デバイスで、補正ブロック 1.2.2 を使用できますか。
A. いいえ。このコンフィギュレーションはまだテストされておらず、サポートされていません。

Q. デザインで既に以前のバージョンの補正ブロックを使用している場合、v1.4.1 への移行方法を教えてください。
A. 補正ブロック v1.1.1 または v1.2.1 を v1.4.1 へ移行するためのラッパが提供されています。補正ブロック v1.4.1 に付属している次の文書を参照してください。
- migration_v111_v141.pdf
- migration_v121_v141.pdf

Q. 補正ブロック v1.4.1 を使用するために必要な ISE および Synplify のバージョンを教えてください。
A. ISE 8.1i サービス パック 1 以降を使用してください。また、Synplify 8.2.1 および 8.4.0 でのテストも実施済です。

Q. 補正ブロック v1.4.1 でサポートされているシミュレータは何ですか。
A. MTI 6.0d がサポートされています。

Q. Synplify で合成する場合、次の合成の属性に関して警告が表示されます。これは問題になりますか。
// synthesis attribute use_sync_reset of cal_block_v1_4_1 is yes
// synthesis attribute use_sync_set of cal_block_v1_4_1 is yes
// synthesis attribute use_clock_enable of cal_block_v1_4_1 is yes
// synthesis attribute use_dsp48 of cal_block_v1_4_1 is no
A. これらの属性は、XST でのみ使用できます。Synplify での警告は、無視しても問題ありません。

Q. C_TXPOST_TAP_PD パラメータはどのように使用しますか。
A. 内部シリアル ループバックの場合、「FALSE」に設定し、通常動作または外部ケーブル ループバックの場合は、「TRUE」に設定します。「FALSE」および「TRUE」が大文字で表示されていることを確認してください。

Q. C_RXDIGRX パラメータはどのように使用しますか。
A. デジタル CDR モードでは「TRUE」に設定し、アナログ CDR モードでは「FALSE」に設定します。「FALSE」および「TRUE」が大文字で表示されていることを確認してください。

Q. DCLK に使用する周波数を教えてください。
A. DCLK ポートは、周波数範囲が 25 ~ 50MHz のフリーランニング クロックで駆動する必要があります。

Q. RESET 信号の極性は何ですか。
A. RESET 信号はアクティブ High です。RESET ポートは、有効なクロックが DCLK ポートに入力されるまで High に保持してください。たとえば、DCLK が DCM ブロックから供給される場合、DCM がロックされるまで RESET をアサートする必要があります。

Q. TX_SIGNAL_DETECT および RX_SIGNAL_DETECT はどのように設定しますか。
A. これらの信号は、ユーザー ロジックによって、非アクティブなトランシーバでは Low に、アクティブなトランシーバでは High に駆動されます。

Q. 補正ブロック v1.1.1 または v1.2.1 では問題なく動作するデザインが、v1.4.1 では動作しません。この問題の原因は何ですか。
A. 次のいずれかに起因すると思われます。
- 補正ブロック v1.4.1 は CES4 デバイスにのみ使用する
- 属性 RXCMADJ は必ず「01」に設定する
- マニュアルで指示した手順にしたがう
- 補正ブロックの RESET 信号が、有効なクロックが DCLK ポートに入力されるまで High に保持されていることを確認してください。



上記の方法を試してもなおデザインが機能しない場合は、ザイリンクスのテクニカル サポートまでご連絡ください。
http://japan.xilinx.com/support/services/contact_info.htm
AR# 22477
日付 05/15/2008
ステータス アクティブ
種類 一般
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