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AR# 22579

State Diagram Editor - ステート遷移の条件に必要な構文

説明

キーワード : equality, equation, condition, next, previous, 等価, 論理式, 条件, 次, 前

あるステートからほかのステートに遷移するには、どのような構文が条件文に使用できますか。

ソリューション

StateDiagram Editor では、次の構文が使用できます。

ABEL 構文:
式 (a#b&c など)
単一の値 (my_sig または !my_sig など)
等価文は使用できない (a==1 または a==b など)

VHDL が出力言語として選択されている VHDL 構文。

ABEL 構文を使用する場合、出力 HDL を変更できます。条件用の適切な構文は HDL ファイルに記述されます。

例 : 条件は !sig_a です。
ABEL の場合、条件は !sig_a と記述されます。
Verilog の場合、条件は ~sig_a と記述されます。
VHDL の場合、条件は sig_a='0' と記述されます。

VHDL の条件は、ほかの 2 つの言語に変換しません。
AR# 22579
日付 07/26/2010
ステータス アーカイブ
種類 一般
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