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AR# 22589

LogiCORE PCI - Spartan-3E の PCI デザインが動作しない理由、 この PCI コアのデザインで PCILOGIC ブロックを使用する必要性、 および Spartan-3E をターゲットとした場合にホールド違反が発生する理由について

説明

キーワード : PCILOGIC, TRDY, IRDY, timing, magicbox, タイミング

PCILOGIC ブロックとは何ですか。
Spartan-3E の PCI デザインで特定の PCILOGIC ブロックを使用する必要はありますか。
Spartan-3E デザインが動作していないように見えるのはなぜですか。
Spartan-3E をターゲットとするとホールド違反が発生するのはなぜですか。

ソリューション

PCILOGIC ブロックとは何ですか

Spartan-3E デバイスには、PCILOGIC ブロックという特別なブロックが含まれます。 このブロックは、コアの出力クロック イネーブルの作成を支援し、クリティカル タイミング パスで OFFSET OUT またはクロックから出力へのタイミングが満たされるようにします。 デバイスにはこのブロックが 2 つ含まれ、 デバイスの右左の中央に近い部分に配置されています。 このブロックは、Virtex、Virtex-E、Spartan-II、Spartan-IIE デバイスも含まれます。

Spartan-3E PCI デザインで PCILOGIC ブロックを使用する必要がありますか

ステッピング 0 の Spartan-3E デバイスを使用した PCI コアでは、この PCILOGIC ブロックは使用しないでください。 このブロックは、コアのコンフィギュレーション ファイルのビット 251 を 1 に設定するとディスエーブルにできます。 詳細は、(Xilinx Answer 10979) または『PCI Core Getting Started User Guide』の第 3 章の「Datapath Output Clock Enable」セクションを参照してください。

33MHz のデザインでは、33MHz の OFFSET OUT 制約にタイミングを満たすのに十分なスラックがあるため、これは問題になりません。 サポートされる Spartan-3E デザインで PCILOGIC ブロックを使用しなくても 33MHz の PCI 制約が満たされることは、検証済みです。

Spartan-3E デザインが動作していないように見えるのはなぜですか

PCILOGIC ブロックが使用されると、ハードウェアにダウンロードしたデザインがステッピング 0 の Spartan-3E デバイスで機能していないように見えます。 これは、PCILOGIC ブロックの問題です。 PCILOGIC ブロックをディスエーブルにしてください。

Spartan-3E をターゲットとするとホールド違反が発生するのはなぜですか

コンフィギュレーション ベクタのビット 251 を 1 に設定して PCILOGIC ブロックをディスエーブルにしない場合、タイミング ツールでホールド違反がレポートされます。 v3.155 のコアを使用している場合は、(Xilinx Answer 22914) からこのバージョン用にアップデートされた UCF ファイルをダウンロードしてください。
AR# 22589
日付 12/15/2012
ステータス アクティブ
種類 一般
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