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AR# 22661

8.1i CORE Generator - Verilog シミュレーション ライブラリが含まれないコア

説明

キーワード : FIFO_Generator_V2.2, C_SHIFT_RAM_V8.0, Vhdl, Verilog, Simulation Library, シミュレーション ライブラリ

次の CORE Generator IP コアには VHDL のシミュレーション ソース ファイルはあるのに、Verilog はありません。
C_SHIFT_RAM_V8_0
FIFO_Generator_V2.2

これらのシミュレーション ファイルは、ISE 7.1i の IP アップデート #3 から含まれます。 ISE 8.1i に含まれないのはなぜですか。

ソリューション

これは、ISE 7.1i の IP アップデート #3 が ISE 8.1i に含まれていないためです。 ISE 7.1i の IP アップデート #3 は、ISE 8.1i デザイン ツールが出来上がり、テストされ、DVD が作成されてからリリースされました。 このため、ISE 7.1i の IP アップデート #3 で追加されたコアは ISE 8.1i には含まれません。 これは、ISE 8.1i の IP アップデート #1 に含まれます。

Shift Ram コア用に Verilog ビヘイビア モデルが生成されません。 選択肢として、CORE Generator で Verilog ストラクチャ (unisim) モデルを生成します。 unisim モデルのシミュレーションは多少低速ですが、ネットリストの正確なモデルになります。 詳細は、(Xilinx Answer 22333) を参照してください。


AR# 22661
日付 03/04/2008
ステータス アーカイブ
種類 一般
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