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AR# 22713

8.2 System Generator - デザイン内の DDS v4.0 または v5.0 でターゲット言語を Verilog に設定すると、「ERROR:Xst:1370 - Line 6: Signal name clk not found in design.」というエラー メッセージが表示される

説明

キーワード : core, CORE Generator, XST, 8.1, 8.2, コア

デザイン内の DDS v4.0 または v5.0 でターゲット言語を Verilog に設定すると、次のようなエラー メッセージが表示されます。

"ERROR:Parsers:11 - Encountered unrecognized constraint while parsing.
ERROR:Xst:1341 - XCF parsing failed"

ソリューション

この問題は、System Generator によって XCF ファイル内で制約が設定されたネットの名前が、XST で変更されるために発生します。 この問題を回避するには、(Xilinx Answer 18674) を参照するか、またはターゲット言語を VHDL に変更してください。
AR# 22713
日付 12/15/2012
ステータス アクティブ
種類 一般
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