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AR# 22753

8.2i XST - ビットごとにバスを割り当てる VHDL コードに対して不正なロジックが生成される

説明

キーワード : infer, netlist, logic, 推論, ネットリスト

XST で、ビットごとにバスを割り当てる VHDL コードに対して不正なロジックが生成されます。次のようなコードで不正なロジックが生成されます。

output2 <= "001" when sel = '0' else (0 => input(0), others => '0');
output3 <= input when sel = '1' else (1 => input(1), 0 => input(0), 2 => input(2))

ソリューション

XST では、上記のように記述されたコードを適切に処理できません。次のようにビットを連結すると、この問題を回避できます。

output2 <= "001" when sel = '0' else ("00" & input(0)) ;
output3 <= input when sel = '1' else ( input(2)&input(1)&input(0));

Xilinx is investigating this issue; look for this to be fixed in ISE 9.1i.
AR# 22753
日付 12/15/2012
ステータス アクティブ
種類 一般
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