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AR# 22762

8.1i EDK SP1、PLB DDR2 - Virtex-4 デザインのインプリメンテーションでは DDR2 IOB モジュールに IDELAY が必要

説明

キーワード : PLB DDR2, Processor IP, Virtex-4, idelay, ddr2, IDELAYCTRL, idelayctrl, idelay constraints, プロセッサ IP, IDELAY 制約

Virtex-4 デザインのインプリメンテーションでは、DDR2 IOB モジュールに IDELAY を使用する必要があります。 FPGA 内で IDELAY コンポーネントを使用する場合は、IDELAYCTRL モジュールが必要です。 IDELAYCTRL モジュールは、接続されている各 IDELAY モジュールに必要なタップ インクリメントを生成します。

ソリューション

ISE では、インスタンシエートされている IDELAYCTRL モジュールが 1 つで DDR2 信号ピンの割り当てが複数のクロック領域にまたがる場合、IDELAYCTRL モジュールが複製されます。 IDELAYCTRL が FPGA 全体で複製されるのを回避するには、必要な IDELAYCTRL モジュールの数を指定する必要があります。 これは、C_NUM_IDELAYCTRL パラメータで指定します。 DDR2 IOB 信号が存在するクロック領域に基づいて、各 IDELAYCTRL のロケーションを制約を使用して指定する必要があります。

たとえば、C_NUM_IDELAYCTRL = 4 の場合、UCF でこれらのモジュールの位置を次のように制約します。

Virtex-4 IDELAY の制約
INST plb_ddr2_0/*/IDELAYCTRL_I0 LOC=IDELAYCTRL_XnYm;
INST plb_ddr2_0/*/IDELAYCTRL_I1 LOC=IDELAYCTRL_XnYm;
INST plb_ddr2_0/*/IDELAYCTRL_I2 LOC=IDELAYCTRL_XnYm;
INST plb_ddr2_0/*/IDELAYCTRL_I3 LOC=IDELAYCTRL_XnYm;
AR# 22762
日付 12/15/2012
ステータス アクティブ
種類 一般
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