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AR# 22856

8.2i ISE - VHDL しかサポートしないシミュレータで、回路図および IP コアのデフォルトの HDL ファンクション モデルが Verilog になる

説明

キーワード : Schematic, Core, ModelSim, Simulation, HDL, Verilog, VHDL, language, functional, model, intermediate, 回路図, コア, シミュレーション, 言語, ファンクション モデル, 中間

プロジェクトの作成時に ModelSim XE - VHDL を選択しても、 回路図または IP コアを新しく追加すると、デフォルトの HDL ファンクション モデルが Verilog に設定されてしまいます。 Project Navigator でシミュレータの設定を基にデフォルトのファンクション モデルを使用するか、プロジェクトの作成時にデフォルトを指定できるようなオプションを設けることはできないでしょうか。

この問題のため、シミュレーションを実行しようとすると、次の読み込みエラーが発生します。

# XE version supports only a single HDL
# Error loading design

ソリューション

8.xi ISE の Project Navigator では、ファンクション モデルが正しく選択されず、 Verilog がデフォルトとして使用されることがあります。 この場合は、[View HDL Functional Model] と [Simulation Model Target] のどちらかまたは両方で、設定を VHDL に変更する必要があります。

[View HDL Functional Model] の設定値の変更方法

1. [Sources] ウィンドウで回路図または IP コアを選択します。
2. [Processes] ウィンドウで [View HDL Functional Model] を右クリックし、[Properties] を選択します。
3. [Functional Model Target Language] を [Verilog] から [VHDL] に変更します。

[Simulation Model Target] の設定値の変更方法

1. [Sources] ウィンドウで、最上位モジュールを選択します。
2. [Processes] ウィンドウで [Generate Post-[Place & Route/MAP/Translate/Fit] Simulation Model] を右クリックし、[Properties] を選択します。
3. [Simulation Model Target] を [Verilog] から [VHDL] に変更します。
AR# 22856
日付 07/01/2010
ステータス アーカイブ
種類 一般
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