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AR# 23084

8.1i CORE Generator - ストラクチャ モデルを持つコアを使用している場合 0 スライス (0 LUT および 0 フリップフロップ) としてコアがインプリメントされる理由

説明

Keywords: structural, missing, stripped, removed, zero, IP, core, UniSim, model, Verilog, hdl, ストラクチャ, 削除, ゼロ, コア, モデル

ストラクチャ モデルを持つコアを使用している場合、0 スライス (0 LUT および 0 フリップフロップ) としてコアがインプリメントされるのはなぜですか。

ソリューション

この問題はコアのプロセスに Verilog が HDL 言語として選択されていて ([View HDL Functional Model] が設定されている)、ストラクチャ モデルが IP コアに対し出力される場合に発生します。

この問題を解決するには次の 2 つの方法があります。

HDL ファイルを変更し、Project Navigator で Verilog から VHDL への合成が行われるようにします。
1. Project Navigator の [Sources for Synthesis/Implementation] ウィンドウでコアの XCO ファイルを選択します。
2. Project Navigator の [Processes] ウィンドウで [View HDL Functional Model] を右クリックし、[Properties] をクリックします。
3. [Functional Model Target Language] を [VHDL] に変更します。
4. [OK] をクリックし、デザインを再インプリメントします。

必要なブラック ボックス属性を生成した Verilog ファイルに追加し、合成ツールでコアをブラック ボックスとして生成できるようにします。
1. <CORENAME>.v ファイルを開きます。<CORENAME> には生成した IP の名前を入力します。
2. 次のブラック ボックス属性を Verilog ファイルの最後に追加します。

// XST black box declaration
// box_type "black_box"
// synthesis attribute box_type of test is "black_box"

3. アップデートされたファイルを保存しデザインをインプリメントし直します。

この問題は、ISE 8.1.01i で修正される予定です。
AR# 23084
日付 03/04/2008
ステータス アーカイブ
種類 一般
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