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AR# 23206

System Generator for DSP - HITL (Hardware in the Loop) Co-Simulation でフリー ランニング クロックを使用すると、FROM および TO レジスタの出力が不正になる

説明

キーワード : SysGen, from, to, registers, clock, HITL, co-sim, レジスタ, クロック

HITL (Hardware in the Loop) Co-Simulation でフリー ランニング クロックを使用する場合、FROM および TO レジスタの出力が不正になる理由を教えてください。

ソリューション

この問題は、ハードウェアで動作しているモデル (ハードウェア デザイン) が Simulink に同期しておらず、Simulink が HITL インターフェイスを介し、レジスタ 1 とレジスタ 2 に書き込む際にハードウェア クロックの数千サイクル分の差が生じる場合があるために発生します。

これはフラグを設定し、イベント間のクロック サイクル数を考慮しないデザインでは問題とならない場合があります。

これが問題となる場合は、2 つの回避策があります。

1. 制御信号とデータを同期させる必要がある場合、制御信号とデータを連結させ、ハードウェア デザインでスライス ブロックを使用して、これらを分割する方法を推奨します。

-- データは、ハードウェア デザインでは 32 ビット ワードで書かれているため、結合したビット幅が 32 ビットより大きい場合は、ソリューション 2 の方法を推奨します。

2. 制御信号を互いに同期させる必要があるが、データに同期させる必要はない場合、すべての制御信号を結合させ、FIFO に入力して、それらの信号をハードウェア デザインで FIFO から読み出すことができます。

共有メモリの使用に関する情報は、(Xilinx Answer 24288)を参照してください。

共有メモリがサポートされている場合の詳細は、(Xilinx Answer 24290)を参照してください。
AR# 23206
日付 12/15/2012
ステータス アクティブ
種類 一般
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