UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 23253

8.2 System Generator for DSP - クロック ラッパのクロック イネーブル ロジックの合成結果を改善する方法

説明

キーワード : Matlab, Simulink, clock, enable, synthesis, クロック, イネーブル, 合成

クロック ラッパのクロック イネーブル ロジックの合成結果を改善する方法を教えてください。

ソリューション

Multiple Subsystem Generator ブロックを使用しない場合には、クロック イネーブル信号に設定された syn_keep 属性をコメントにすることにより、クロック ラッパのクロック イネーブルの合成結果を改善できます。

この属性は、VHDL では次のように記述されています。

signal ce_1_sg_x0: std_logic;
attribute syn_keep: boolean;
attribute syn_keep of ce_1_sg_x0: signal is true;
signal ce_2_sg_x0: std_logic;
attribute syn_keep of ce_2_sg_x0: signal is true;
signal clkNet: std_logic;

syn_keep の行をコメントにした後の VHDL コードを次に示します。

signal ce_1_sg_x0: std_logic;
attribute syn_keep: boolean;
-- attribute syn_keep of ce_1_sg_x0: signal is true;
signal ce_2_sg_x0: std_logic;
-- attribute syn_keep of ce_2_sg_x0: signal is true;
signal clkNet: std_logic;

Synplify または Synplify Pro を使用している場合、syn_keep 属性をコメントにすると、Synplify でレジスタが複製され、クロック イネーブル ロジックにファンアウト制約が適用されるので、配線結果が改善されます。
AR# 23253
日付 12/15/2012
ステータス アクティブ
種類 一般
このページをブックマークに追加