UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 2339

12.1 CPLD タイミング制約の既知の問題 - タイミング無視 (TIG) 制約がサポートされていない

説明

CPLD フィッタでは TIG 制約はサポートされていません。UCF ファイルに TIG 制約を含めると、次の警告メッセージが表示されます。

"WARNING:hi607 - Ignoring MAXDELAY:FROM:POINTA:TO:POINTB:TIG.
CPLD designs do not support point-based specifications such as TPSYNC, TPTHRU, TIG and IGNORE."

TIG の代わりに何を使用できますか。

ソリューション

特定パスを無視する TIMESPEC を設定するには、制約を付けたいパスごとに TIMESPEC を作成する必要があります。

たとえば、POINTA から POINTB を除く、デザイン内のすべてのフリップフロップ パスに 100ns の遅延を設定したい場合 、特定パスを無視するために次の TIG を使用してみてください。

TIMESPEC TS01=FROM:FFS:TO:FFS:100;
TIMESPEC TS02=FROM:POINTA:TO:POINTB:TIG;

しかし、POINTA および POINTB を除くすべてのフリップフロップ (REAL_PATH など) に別の TNM を関連付けるには、このコードを変更する必要があります。これで、 REAL_PATH のみに TIMESPEC が設定されます。

TIMESPEC TS01=FROM:REAL_PATH:TO:REAL_PATH:100;

AR# 2339
作成日 08/21/2007
最終更新日 05/03/2010
ステータス アクティブ
タイプ 既知の問題
デバイス
  • 9500
  • 9500XL
  • 9500XL IQ
  • More
  • 9500XL XA
  • 9500XV
  • CoolRunner XPLA3
  • CoolRunner-II
  • CoolRunner-II XA
  • Less