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AR# 23642

8.2i Virtex-5 MAP - MAP で DSP48E のレジスタが吸収され、CEA1 と CEB1 が GND に接続されるために DRC エラーが発生する

説明

キーワード : DSP, DSP48E, DRC, CEA1m CEB1, GND, レジスタ, 接続

MAP で DSP48E のレジスタが吸収され、DRC エラーが発生します。

この問題は、MAP で出力 P バスのレジスタが吸収され、2 段目の A/BREG のパイプライン レジスタのみが残される (A/B/M/PREG がすでに 1 である) ときに発生します。

ERROR:PhysDesignRules:1504 - Dangling pins on
block:<M0/Mmac_M/M0/Mmac_M>:<DSP48E_DSP48E>. When the DSP48E AREG attribute
is set to 2 the CEA1 and CEA2 input pins cannot be unconnected or tied GND.
ERROR:PhysDesignRules:1508 - Dangling pins on
block:<M0/Mmac_M/M0/Mmac_M>:<DSP48E_DSP48E>. When the DSP48E BREG attribute
is set to 2 the CEB1 and CEB2 input pins cannot be unconnected or tied GND.

環境変数 XIL_MAP_NO_DSP48E_AUTOREG を 1 に設定してください。

ソリューション

この問題は、最新版の 8.2i サービス パックで修正されています。サービス パックは次のサイトから入手できます。

http://www.xilinx.co.jp/xlnx/xil_sw_updates_home.jsp

この修正は、8.2i サービス パック 1 以降に含まれます。
AR# 23642
日付 12/15/2012
ステータス アクティブ
種類 一般
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