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AR# 24046

LogiCORE Endpoint Block for PCI Express v1.2 - 8.2i IP アップデート 3 (8.2i IP_3i) のリリース ノートと既知の問題

説明

キーワード : COREGen, CORE Generator, LXT, Virtex-5, Block, Hard, リリース ノート, 既知の問題

このアンサーでは、PCI Express LogiCORE Endpoint Block v1.2 のリリース ノートとインストール手順を示します。

ソリューション

CORE Generator のアップデート (8.2i IP アップデート 3 ) に、PCI Express Endpoint Block LogiCORE v1.2 の初期リリースが含まれています。このアップデートは、8.2i サービス パック 3 IP アップデート 3 をインストールした後にインストールしてください。 アップデートの詳細は、(Xilinx Answer 24266) を参照してください。 入手先は次のとおりです。
http://www.xilinx.co.jp/xlnx/xil_sw_updates_home.jsp.


LogiCORE Endpoint Block for PCI Express v1.2

一般情報

Virtex-5 LXT デバイスには、専用の PCI Express Endpoint Block が含まれています。 Virtex-5 LXT の PCI Express Endpoint Block を使用する場合は、CORE Generator で生成される 2 つのラッパ ファイルのいずれかを使用することをお勧めします。 2 つのラッパ ファイルには、それぞれ独自の機能があります。 ラッパの詳細については、次のサイトを参照してください。
http://www.xilinx.co.jp/ipcenter/V5LXT_pcie_ep_sel_guide/index.htm

既知の問題

--PCI Express LogiCORE Endpoint Block v1.2 のユーザー ガイドは 2007 年 1 月にリリースされる予定です。 それまでは、PCI Express ブロックの Virtex-5 LXT ユーザー ガイドを参照してください。
http://www.xilinx.co.jp/xlnx/xweb/xil_publications_index.jsp?category=User+Guides
[FPGA デバイス ファミリ] -> [Virtex-5[ -> 「Virtex-5 PCI Express Endpoint Block User Guide」 (UG197) の順番にクリックします。

--スピード グレード -1 を使用している場合、250 MHz のトランザクション インターフェイス周波数、または PCI Express ブロックと GTP トランシーバ間の 250 MHz のインターフェイスを使用した x4 または x8 コア デザインをインプリメントするとき、タイミング エラーが発生する可能性があります。 トランザクション インターフェイス クロック ドメインはシステム リファレンス クロック入力と異なります。 システム リファレンス クロック入力の周波数 (100MHz または 250MHz) にかかわらず、トランザクション インターフェイスの周波数には 125MHz または 250MHz を使用できます。 トランザクション インターフェイス クロック周波数の選択については、Virtex-5 LXT PCI Express Endpoint Block ユーザー ガイドを参照してください。
http://www.xilinx.co.jp/xlnx/xweb/xil_publications_index.jsp?category=User+Guides
[FPGA デバイス ファミリ] -> [Virtex-5[ -> 「Virtex-5 PCI Express Endpoint Block User Guide」 (UG197) の順番にクリックします。

これは、2007 年 2 月にリリースされる ISE 9.1i IP アップデート 1 で修正される予定です。

-- 入力ピン L0MSIREQUEST0[3:0] はサポートされておらず、ラッパで 0000b に接続されています。 ユーザー アプリケーションは、ほかの出力メモリ書き込みトランザクションにあるように、MSI パケットを生成する必要があります。 MSI パケットについての情報は、コンフィギュレーション管理ポートからの MSI ストラクチャを読み込むことで収集できます。

-- その他の既知の問題については、生成されたコア ファイルに付随する readme.txt ファイルを参照してください。


これまでのリリース情報

PCI Express Endpoint Block v1.1

既知の問題

--PCI Express Endpoint Block v1.1 のユーザー ガイドは 2007 年 2 月にリリースされる予定です。 それまでは、Virtex-5 LXT PCI Express Endpoint Block ユーザー ガイドを参照してください。
http://www.xilinx.co.jp/xlnx/xweb/xil_publications_index.jsp?category=User+Guides
[FPGA デバイス ファミリ] -> [Virtex-5[ -> 「Virtex-5 PCI Express Endpoint Block User Guide」 (UG197) の順番にクリックします。

--スピード グレード -1 を使用している場合、250 MHz のトランザクション インターフェイス周波数、または PCI Express ブロックと GTP トランシーバ間の 250 MHz のインターフェイスを使用した x4 または x8 コア デザインをインプリメントするとき、タイミング エラーが発生する可能性があります。 トランザクション インターフェイス クロック ドメインはシステム リファレンス クロック入力と異なります。 システム リファレンス クロック入力の周波数 (100MHz または 250MHz) にかかわらず、トランザクション インターフェイスの周波数には 125MHz または 250MHz を使用できます。 トランザクション インターフェイス クロック周波数の選択については、Virtex-5 LXT PCI Express Endpoint Block ユーザー ガイドを参照してください。
http://www.xilinx.co.jp/xlnx/xweb/xil_publications_index.jsp?category=User+Guides
[FPGA デバイス ファミリ] -> [Virtex-5[ -> 「Virtex-5 PCI Express Endpoint Block User Guide」 (UG197) の順番にクリックします。

これは、2007 年 2 月にリリースされる ISE 9.1i IP アップデート 1 で修正される予定です。

-- その他の既知の問題については、生成されたコア ファイルに付随する readme.txt ファイルを参照してください。
AR# 24046
日付 12/15/2012
ステータス アクティブ
種類 一般
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