AR# 24112

8.2.01 System Generator for DSP - リリース ノート/README および既知の問題

説明

キーワード : MATLAB, Simulink, errata, KI, エラッタ

このアンサーには、System Generator for DSP 8.2.01 のリリース ノートおよび既知の問題が記載されています。

ソリューション

既知の問題

System Generator 8.2.01 はそれほど大きなアップデートではありませんが、System Generator 8.2 のすべてのユーザーにお勧めします。 このバージョンでのアップデートに関する詳細は、次の資料を参照してください。 『Xilinx System Generator for DSP User's Guide』は、次のサイトから入手できます。

http://www.xilinx.co.jp/products/design_resources/dsp_central/grouping/index.htm

ソフトウェアの問題

- System Generator for DSP のインストールに必要なソフトウェアについて。 詳細は、(Xilinx Answer 17966) を参照してください。

- XST バス エラボレーションにより、インターフェイスが変更される可能性があります。 詳細は、(Xilinx Answer 18650) を参照してください。

- 8.1 をインストールした後に xlVersion を実行すると、以前の System Generator がリストされません。 詳細は、(Xilinx Answer 22756) を参照してください。

- Virtex-5 LXT サポートの追加方法。 詳細は、(Xilinx Answer 24158) を参照してください。

メモ : System Generator for DSP 8.1.01 では、Hardware in the Loop イーサネット協調シミュレーション System ACE ファイルがアップデートされています。CF カードのアップデート ユーティリティを再実行して、System ACE CF カードに最新バージョンをインストールしてください。


ザイリンクス ブロックセットの問題

- リセット ポートとパイプラインの両方がイネーブルになっていると、DDS v4.0 のシミュレーションで不一致が発生しているように見えます。 詳細は、(Xilinx Answer 22709) を参照してください。

- 長いモジュール名を使用すると、PicoBlaze コンパイル スクリプトでエラーが発生します。 詳細は、(Xilinx Answer 16924) を参照してください。

- デザインで DDS v4.0 または v5.0 を使用する場合にターゲット言語が Verilog であると、XST で「Error 1370 ...」というエラー メッセージが表示されます。 詳細は、(Xilinx Answer 22713) を参照してください。

- バックアノテートされたシミュレーションを実行すると、再読み込み可能な DA FIR でシミュレーションが一致しません。 詳細は、(Xilinx Answer 19505) を参照してください。

- System Generator for DSP 6.3 または 7.1 のデザイン (ジェネリックがポート幅のブラック ボックに渡される) が System Generator for DSP 8.1 ではエラーになります。 詳細は、(Xilinx Answer 22715) を参照してください。

- Gateway In ブロックの動作が System Generator 7.1、8.1、および 8.1.01 で異なります。 詳細は、(Xilinx Answer 23250) を参照してください。

- 「Internal Block Error: This block set an illegal type on its "gw_out_inport" port. 」というエラー メッセージが表示されます。 詳細は、(Xilinx Answer 23252) を参照してください。

- FIFO ブロック、From FIFO ブロック、または To FIFO ブロックをデザインで使用しており、ターゲット パス名が 160 文字以上であると、デザインが生成されません。 詳細は、(Xilinx Answer 23614) を参照してください。

- パス名が 256 文字より長いと、XST での合成でエラーが発生します。 詳細は、(Xilinx Answer 23811) を参照してください。

- Synplify Pro で FFT v1.0 をインプリメントしようとすると、エラーが発生します。 詳細は、(Xilinx Answer 23813) を参照してください。

- Direct Digital Synthesis (DDS) v5.0 ブロックで、[Specify explicit sample period] オプションをオンにしているときに [Provide enable port] または [Provide synchronous reset port] をオフにするとエラーが発生します。 詳細は、(Xilinx Answer 23814) を参照してください。

- 共有メモリ ブロックにロケーションが 2 つしかないのに、addra アドレス ピンが検出されないという "NGDBUILD:76" エラーが出ます。 詳細は、(Xilinx Answer 24266) を参照してください。

- Multiple Subsystem Generator (MSG) ブロックを使ってネットリストを作成するとクロック ピンの LOC 制約が無視されるのは何故ですか。 詳細は、(Xilinx Answer 24270) を参照してください。

- 生成中に共有メモリが削除されるのは何故ですか。 詳細は、(Xilinx Answer 24271) を参照してください。

- デュアル ポート ブロック RAM (DPRAM) ブロックの 2 つのデータ入力に 2 つの異なるデータ タイプがある場合に 3 つのシミュレーション不一致があります。 詳細は、(Xilinx Answer 24272) を参照してください。

- HITL (Hardware in the Loop) Co-Simulation でフリー ランニング クロックを使用すると、FROM および TO レジスタの出力が不正になります。 詳細は、(Xilinx Answer 23206) を参照してください。

- 共有メモリ、共有メモリ読み出し/書き込み、FROM と TO FIFO、FROM とTO レジスタを、デザインで使用できるのはいつですか。 詳細は、(Xilinx Answer 24290) を参照してください。

- 共有メモリまたは共有 FIFO ブロックをデザインで使用するとき、タイムアウト エラーが発生するのは何故ですか。 詳細は、(Xilinx Answer 24288) を参照してください。


一般的な問題

- 生成中に 「Undefined function or variable」というエラー メッセージが表示されます。 詳細は、(Xilinx Answer 15190) を参照してください。

- モデルにシミュレーション停止機能が定義されていると、生成できません。 詳細は、(Xilinx Answer 18623) を参照してください。

- 最新版の System Generator をインストールすると、ハードウェア協調シミュレーションのファイルが消えてしまいます。 詳細は、(Xilinx Answer 18646) を参照してください。

- JTAG ハードウェア協調シミュレーションを実行すると、デバイス チェーンに含まれるザイリンクス以外のデバイスに対してエラーが発生します。 詳細は、(Xilinx Answer 19599) を参照してください。

- クロック ラッパのクロック イネーブル ロジックの合成結果を改善する方法については、 (Xilinx Answer 23253) を参照してください。

- パス名が 256 文字より長いと、XST での合成でエラーが発生します。 詳細は、(Xilinx Answer 23811) を参照してください。

- 大規模の Verilog デザインを生成すると、System Generator が停止してしまいます。 詳細は、(Xilinx Answer 20962) を参照してください。

- エラー メッセージ 「Error evaluating 'OpenFcn' callback of Xilinx Block. Error using ==> xlOpenGui Could not parse XLM file」 が表示されます (ネットワーク上で実行、または新しいバージョンをインストール後に実行して SysGen ブロックを開く際のエラー) 詳細は、(Xilinx Answer 23223) を参照してください。

- タイミング解析フローのインプリメンテーション オプションの変更方法 詳細は、(Xilinx Answer 24263) を参照してください。

- Gateway Out の出力タイプが期待値と異なるのは何故ですか。また、Simulink Scope で確認すると出力データが間違って見えるのは何故ですか。 詳細は、(Xilinx Answer 23265) を参照してください。

- IBM Clear Case を使用していると「Error 0001: caught standard exception」というエラー メッセージが表示されます。 詳細は、(Xilinx Answer 24263) を参照してください。

- 200 MHz よりも高速なデザインを実行していると PAR 後のシミュレーションで不一致が見られます。 詳細は、(Xilinx Answer 24268) を参照してください。

- Synplify を合成ツールとして使用している場合、NGC、Bitstream、Timing Analysis、Hardware in the Loop を生成できません。 これは何故ですか。 詳細は、(Xilinx Answer 24273) を参照してください。

- System Generator for DSP デザインで、"xlpersistentdff" というインスタンシエートされたレジスタが表示されるのは何故ですか。 詳細は、(Xilinx Answer 24257) を参照してください。
AR# 24112
日付 12/15/2012
ステータス アクティブ
種類 一般