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AR# 24216

8.2i EDK SP2 mch_opb_ddr2_v1_01_a: mch_opb_ddr2 コントローラのインプリメンテーションでタイミング エラーが発生する

説明

キーワード : TIG, reset, DDR2, MicroBlaze, cachelink, リセット, キャッシュリンク

Base System Builder でデザインを作成し、EDK 8.2i SP2 の mch_opb_ddr2 を使ってインプリメントしましたが、タイミングが満たされていないというエラー メッセージが表示されます。

"Slack: -1.570ns (requirement - (data path - clock path skew + uncertainty))
Source: mb_opb/mb_opb/POR_FF_I (FF)
Destination: ddr2_sdram_32mx64/ddr2_sdram_32mx64/WO_ECC.DDR_CTRL_I/WO_ECC.IO_REG_I/VIRTEX4_IOREGS.DDR_D
Q_REG_GEN[41].DDR_DQ_REG_V4_I (FF)
Requirement: 2.500ns
Data Path Delay: 2.743ns (Levels of Logic = 0)
Clock Path Skew: -1.092ns
............................
..........................."

ソリューション

この問題を回避するには、次の制約を UCF ファイルに追加します。

NET "mb_opb_OPB_Rst" TIG;

Net "dlmb_port_BRAM_Clk" TNM = "TN_BRAM_CLK";
Net "clk_200mhz_s" TNM = "TN_clk_200mhz_s";

TIMESPEC "TS_BRAMCLK2clk_200mhz_s" = FROM "TN_BRAM_CLK" TO "TN_clk_200mhz_s" TIG;
TIMESPEC "TS_clk_200mhz2BRAMCLK" = FROM "TN_clk_200mhz_s" TO "TN_BRAM_CLK" TIG;

この問題は将来のリリースで修正される予定です。
AR# 24216
日付 12/15/2012
ステータス アクティブ
種類 一般
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