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AR# 24448

MIG v1.6 - Virtex-4 DDR2 SDRAM コントローラが初期スタートアップ補正を終了しない

説明

キーワード : DDR2, SDRAM, MIG, TIG, calibration, startup, 補正, スタートアップ

MIG v1.6 またはそれ以前のバージョンの DDR2 SDRAM コントローラが初期スタートアップ補正を終了しません。 これは何が原因ですか。

ソリューション

1.6 以前のバージョンの MIG で生成された UCF で、Virtex-4 DDR2 デザイン (ダイレクト クロッキングおよび SERDES アーキテクチャ) の一部のコンフィギュレーションに対し、システム クロックが供給されている同期ロジックと、システム クロックから派生しているクロックが供給されているロジック間に間違って False タイミング パスが設定されています。 このため、この 2 つのクロック ドメイン間の同期に関する問題と、メモリ補正ロジックでスタートアップの問題が発生します。

この問題を修正するには、次の TIG 文 をコメントにします。
TIMESPEC TS_IGNORE1 = FROM clk_50 TO clk_0 TIG;
TIMESPEC TS_IGNORE2 = FROM clk_0 TO clk_50 TIG;
TIMESPEC TS_IGNORE3 = FROM clk_50 TO clk_90 TIG;
TIMESPEC TS_IGNORE4 = FROM clk_refresh TO clk_0 TIG;

また、MIG で生成された UCF では、内部リセット ネットも False パスとなっています。 このため、特に MIG リセット ロジックがデザインのほかの部分をリセットするために使用されている場合、ステート ロジックがリセット状態から抜ける際に同期の問題が発生する可能性があります。 この問題を回避するための同期リセットの詳細は (Xilinx Answer 23783) を参照してください。

どちらの問題も、MIG v1.7 で修正されています。
AR# 24448
日付 04/06/2009
ステータス アーカイブ
種類 一般
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