2. サポート
  3. AR# 2449: 12.1 Constraints/Timing - Basic User Constraints File (UCF) syntax examples for design placement and timing constraints
  4. AR# 24493: 9.1i ISE - "ERROR:HDLCompilers:87 - "<project file name>.v" line <###> Could not find module/primitive '<Instantiated IP core name>'"

AR# 24493

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9.1i ISE - 「ERROR:HDLCompilers:87 - "<project file name>.v" line <###> Could not find module/primitive '<Instantiated IP core name>'」というエラー メッセージが表示される

説明

キーワード : HDL, compilers, 87, error, ifdef, include, define, Verilog, IP, CORE Generator, edn, xco, コンパイラ, エラー, 定義


IP コアをインスタンシエートするデザインを合成する場合、次のようなエラー メッセージが表示されます。

"ERROR:HDLCompilers:87 - "<Verilog file name>.vline <###> Could not find module/primitive '<IP core name>'"

例 :

"ERROR:HDLCompilers:87 - "stopwatch.v" line 41 Could not find module/primitive 'tenths'"

ソリューション

ISE 9.1i, Project Navigator では、EDN ネットリストを持つ IP コアのサポート ファイルが適切に処理されません。

この問題の回避方法として、IP が VHDL をサポートする場合は、コアの Functional Model Target Language を VHDL に変更できます。 このように変更するには、[Sources] ウィンドウで IP コアを選択して右クリックし、[View HDL Functional Model] → [Properties] を選択します。

この問題は、最新版の 9.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます。 http://japan.xilinx.com/xlnx/xil_sw_updates_home.jsp
この修正は、9.1i サービス パック 1 以降に含まれます。
AR# 24493
日付 04/16/2009
ステータス アーカイブ
種類 一般
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