AR# 24516

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9.1i RTL Viewer - RTL Viewer 上で回路図シンボルが長方形のブロックとして表示される

説明

キーワード : VHDL, Verilog, square, rectangle, symbol, block, macro, primitive, UniSim, model, shapes, 四角形, 長方形, シンボル, ブロック, マクロ, プリミティブ, モデル, 形状

RTL Viewer では、RTL 回路図を表示する場合、マクロおよびプリミティブの定義済みの図形を使用しません。

ソリューション

この問題は、最新版の 9.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます。 http://japan.xilinx.com/xlnx/xil_sw_updates_home.jsp
この修正は、9.1i サービス パック 1 以降に含まれます。
AR# 24516
日付 04/13/2009
ステータス アーカイブ
種類 一般
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