AR# 24678

Virtex-4 GT11 SmartModel Simulation - TX serial output skewed in SimPrims Timing simulation


In 9.1i design tools and earlier, when using multiple GT11s configured for Low-latency buffered mode with channel deskew, a significant skew of about 20 UI can sometimes be seen between the TX serial pins of different GT11s in timing simulation.


A work-around is currently being investigated for this issue.  


To check on the current status of this issue, contact Xilinx technical support at:

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33302 LogiCORE IP RXAUI v9.1 および v9.1 rev1 - ISE Design Suite 11.3 と 11.5 でのリリース ノートおよび既知の問題 N/A N/A
AR# 24678
日付 05/21/2014
ステータス アーカイブ
種類 一般