AR# 24777

9.1 System Generator for DSP - リリース ノート/README および既知の問題

説明

キーワード : MATLAB, Simulink, errata, KI, エラッタ

このアンサーには、System Generator for DSP 9.1 のリリース ノートおよび既知の問題が記載されています。

ソリューション

System Generator for DSP 9.1 での既知の問題

System Generator 9.1 は、大きくアップデートされています。 前バージョンと比較した新機能や変更点などの情報は、マニュアルを参照してください。 System Generator のユーザー ガイド (PDF 版) は次のサイトでご覧いただけます。
http://japan.xilinx.com/ise/optional_prod/system_generator.htm

サポート ソフトウェアの問題

- System Generator for DSP のインストールに必要なソフトウェアは何ですか。 詳細は、(Xilinx Answer 17966) を参照してください。

- Virtex-5 SXT サポートまたは ISE にインストールされているデバイスを System Generator がインストールされた後に有効にするにはどうしますか。 詳細は、(Xilinx Answer 24158) を参照してください。

ザイリンクス ブロック セットの問題

- System Generator for DSP 6.3 または 7.1 のデザイン (ジェネリックがポート幅のブラック ボックに渡される) が System Generator for DSP 8.1 またはそれ以降のバージョンではエラーになります。 詳細は、(Xilinx Answer 22715) を参照してください。

- FIFO ブロック、From FIFO ブロック、または To FIFO ブロックをデザインで使用しており、ターゲット パス名が 160 文字以上であると、デザインが生成されません。 詳細は、(Xilinx Answer 23614) を参照してください。

- 生成中に共有メモリが削除されるのは何故ですか。 詳細は、(Xilinx Answer 24271) を参照してください。

- HITL (Hardware in the Loop) Co-Simulation でフリー ランニング クロックを使用すると、FROM および TO レジスタの出力が不正になります。 詳細は、(Xilinx Answer 23206) を参照してください。

- 共有メモリまたは共有 FIFO ブロックをデザインで使用しているとき、タイムアウト エラーが出るのはなぜですか。 詳細は、(Xilinx Answer 24288) を参照してください。

- 複数のサブシステム生成フローを使用するときやトークンがサブシステムに含まれるときに「All Xilinx Blocks must be contained in a level of hierarchy with a System Generator Token」というエラー メッセージが表示されます。 詳細は、(Xilinx Answer 24845) を参照してください。

一般問題
- Simulation Stop Function がモデルに対し定義されていると生成できません。 詳細は、(Xilinx Answer 18623) を参照してください。

- 最新版の System Generator をインストールすると、ハードウェア協調シミュレーションのファイルが消えてしまいます。 詳細は、(Xilinx Answer 18646) を参照してください。

- JTAG ハードウェア協調シミュレーションを実行すると、デバイス チェーンに含まれるザイリンクス以外のデバイスに対してエラーが発生します。 詳細は、(Xilinx Answer 19599) を参照してください。

- クロック ラッパのクロック イネーブル ロジックの合成結果を改善する方法については、 (Xilinx Answer 23253) を参照してください。

- エラー メッセージ 「Error evaluating 'OpenFcn' callback of Xilinx Block. Error using ==> xlOpenGui Could not parse XLM file」 が表示されます (ネットワーク上で実行、または新しいバージョンをインストール後に実行して SysGen ブロックを開く際のエラー) 詳細は、(Xilinx Answer 23223) を参照してください。

- IBM Clear Case を使用していると「Error 0001: caught standard exception」というエラー メッセージが表示されます。 詳細は、(Xilinx Answer 24263) を参照してください。

- 200 MHz よりも高速なデザインを実行していると PAR 後のシミュレーションで不一致が見られます。 詳細は、(Xilinx Answer 24268) を参照してください。

- Synplify を合成ツールとして使用している場合、NGC、Bitstream、Timing Analysis、Hardware in the Loop を生成できません。 これは何故ですか。 詳細は、(Xilinx Answer 24273) を参照してください。

- System Generator for DSP デザインで、''xlpersistentdff'' というインスタンシエートされたレジスタが表示されるのは何故ですか。 詳細は、(Xilinx Answer 24257) を参照してください。

- 複数のサブシステム生成フローを使用するときやトークンがサブシステムに含まれるときに「All Xilinx Blocks must be contained in a level of hierarchy with a System Generator Token」というエラー メッセージが表示されます。 詳細は、(Xilinx Answer 24845) を参照してください。

- Verilog テストベンチが生成した ISE プロジェクトで表示されない. 詳細は、(Xilinx Answer 24865) を参照してください。

- FIFO ブロックを含むデザインで Spartan-3E デバイスを使用すると「standard exception: XNetlistEngine」というエラー メッセージが表示されます。 詳細は、(Xilinx Answer 24866) を参照してください。

- MATLAB 2006b を使用しているとき、Windows エクスプローラでモデルをダブルクリックして開くと、シミュレーションしようとするときに内部エラーが発生します。 詳細は、(Xilinx Answer 24867) を参照してください。

- ML506 ボードでネットワーク ベースのイーサネット協調シミュレーションを実行すると問題が発生します。 (Xilinx Answer 24868) を参照してください。
AR# 24777
日付 12/15/2012
ステータス アクティブ
種類 一般