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AR# 25162

LogiCORE Endpoint Block Plus v1.3 for PCI Express - 9.1i IP アップデート 3 (9.1i_IP3) でのりリース ノートおよび既知の問題

説明

キーワード : COREGen, CORE, Generator, CORE Generator, ISE, installation, pcie, block, plus, hard block, integrated block, インストール, IP アップデート, リリース ノート, 既知の問題

このアンサーでは、9.1i IP アップデート 3 でリリースされた LogiCORE Endpoint Block Plus for PCI Express v1.3 のリリース ノートを示します。次の情報が記載されています。

- 一般情報
- 新機能
- 修正点
- 既知の問題

インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、(Xilinx Answer 24847) を参照してください。

ソリューション

一般情報

ライセンス要件

ISE 9.1i SP 2 IP アップデート 1 リリースより、LogiCORE Endpoint Block Plus for PCI Express を生成およびインプリメントするにはライセンスが必要です。 このライセンスは無償です。 ライセンスを取得するには、製品ラウンジをご覧ください。
http://japan.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?iLanguageID=2&sGlobalNavPick=&sSecondaryNavPick=&key=V5_PCI_Express_Block_Plus

ES シリコン
このコアを使って Virtex-5 エンジニアリング サンプル (ES) デバイスをターゲットにした詳細は (Xilinx Answer 24697) を参照してください。

新機能

- Virtex-5 LXT および SXT パーツ/パッケージの UCF 組み合わせがすべて追加されました。
- シミュレーション (MTI のみ) および PIO サンプル デザイン VHDL サポートが追加されました。

問題修正

- CR 431927: PCI 順序ルールに関する問題が修正されました。 Completion Streaming を使用していない場合、コアで次に使用可能なパケット タイプが正しく指定されるようになりました。 Completion Streaming モードでは、ルールが緩和され、完了は順序正しく読み出されませんが、Non-Posted および Posted トランザクションでは正しい順序になります。

- CR 433993: LTSSM ステート出力信号が格納されません。 LTSSM ステート出力信号は、タイミング クロージャを簡単にするために格納されます。

- CR 434370: ユーザー側のコンフィギュレーション読み出しで、オフセット 0xF に対しスクランブルされたデータが返される問題が修正されました。 コンフィギュレーション管理ポートからのユーザー側のコンフィギュレーション読み出しで、オフセット 0xF に対しスクランブルされたデータが返されます。 PCI Express の統合ハード ブロックはまず、割り込みピン/ライン (dword オフセット 0xF) を Capabilities Pointer (dword オフセット 0xD) の上部予約ビットにマップします。 ユーザーがアドレス 0xF を読み出す場合、割り込みピン/ラインのフィールドは上部ビットに含まれます。 Block Plus コアは、この状態が発生するとき dword をデスクランブルし、指定されたとおりに割り込みピン/ラインを下部ビットにアラインし直します。

- CR 434724: ウォーム リセットの問題が解決されました。 ウォーム リセットを行うと、コアが CORE Generator で指定されたメモリ開口に反応しなくなる問題がありましたが、解決されました。

既知の問題

- リリース時の既知の問題は、コアと共に提供される readme_pcie_blk_plus.txt ファイルを参照してください。

- LX330T x1、x4、および x8 のデザインでは、場合によって、デフォルトの MAP および PAR 設定では、タイミングを満たすことができない場合があります。 タイミング クロージャを得るには、複数の PAR 実行およびフロアプランニングが必要になる場合があります。 タイミングを満たすため、複数パス配置配線 (MPPR) を使用し、複数のコスト テーブルを試すことができます。 このオプション使用の詳細は、次のサイトの[ソフトウェア マニュアル] の『開発システム リファレンス ガイド』を参照してください。
http://japan.xilinx.com/support/library.htm
また、デザインおよびコアの両方でタイミングを満たすため、フロアプランを行い、高度な配置制約を追加する必要がある場合があります。

- Core Receive Flow Control Credit Available 信号が使用できません。trn_rfc_{p,np}h_av[7:0] および trn_rfc_{p,np}d_av[11:0] で正しい値が表示されていません。 これらの信号は通知目的でのみ使用され、Endpoint アプリケーションの操作に影響を及ぼしません。

- コア生成時に、CORE Generator で「WARNING:coreutil - coreutil:39 - Parsing of check license val <> failed.」という警告メッセージが表示される。 この警告メッセージは無視しても問題ありません。 コアは生成されます。

- CORE Generator で「ERROR:coreutil - Failure to generate output products」というエラー メッセージが表示される場合は、(Xilinx Answer 24174) を参照してください。

- CORE Generator カテゴリ リストに重複した PCI コアがある問題については、(Xilinx Answer 25216) を参照してください。
AR# 25162
日付 12/15/2012
ステータス アクティブ
種類 一般
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