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AR# 25490

10.1 - ISE - Project Navigator で Verilog ファイルの階層が正しく構築されず「HDLCompilers:87」というエラー メッセージが表示される

説明

キーワード : XST, metacomment, synthesis, attribute, 2001, constraint, HDLCompilers:87, include, find, メタコメント, 合成, 属性, 制約

Project Navigator で Verilog デザイン ファイルを ISE プロジェクトに追加した後に、プロジェクトの階層が正しく構築されない場合があります。

原因および解決方法を教えてください。

デザインを合成すると、モジュールが存在してプロジェクトに含まれているときでも、モジュールが見つからないというエラー メッセージが表示される場合があります。

例 :

ERROR:HDLCompilers:87 - "/my_top.v" line 98 Could not find module/primitive 'sub_mod"

ソリューション

1

Project Navigator では、Verilog に「synthesis」を含むメタコメントが含まれていると、プロジェクトが正しく構築されません。次は、そのメタコメントの例です。

/* synthesis ... */
// synthesis ...

この問題は、HDL 解析で発生します。この問題は、ISE 9.2i リリースで修正されています。

デザインの移植性が向上し、また業界標準になりつつある Verilog-2001 構文を使用することを推奨します。詳細は、(Xilinx Answer 22608) を参照してください。

2

一部のケースでは、Project Navigator の HDL パーサーでプロジェクトにファイルが追加された順に基づいてデザインの階層を正しく決定できない場合があります。

次のいずれかを実行すると、この問題を回避できる可能性があります。

- 正しく表示されていないファイルを削除して、再度プロジェクトに追加し直します。
- 最上位のファイルを削除して、再度プロジェクトに追加し直します。

3

この問題は、XST の Verilog Include ディレクトリが指定されておらず、デザインに含まれる 'include 指示子で含有されるファイルへのパスが明示的に呼び出されないときに発生します。

XST Verilog Include Directories プロパティで含有される Verilog ファイルのディレクトリを指定して、ビューを F5 キーを押して更新します。
AR# 25490
日付 12/15/2012
ステータス アクティブ
種類 一般
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