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AR# 2558

4.1i SimPrims - 配線デザインの SDF ファイルで一部の CLB フリップフロップとラッチのセットアップ遅延が 0 になる (VHDL、Verilog)

説明

キーワード : zero, setup, hold, SDF, Verilog, VHDL, flip-flop, register, latch, NGD2VER, NGD2VHDL, セットアップ, ホールド, タイム, フリップフロップ, レジスタ, ラッチ, 遅延

重要度 : 標準

概要 :
SDF ファイルでフリップフロップまたはラッチの一部がセットアップ遅延 0 になります。 これはどうしてですか。

ソリューション

SDF ファイルでは、フリップフロップとラッチのセットアップ遅延が 0 になることがよくあります。

例 :

(TIMINGCHECK
(WIDTH (posedge CLK) (2000:2000:2000))
(WIDTH (negedge CLK) (2000:2000:2000))
(SETUP IN (posedge CLK) (0:0:0))
^^^^^^^

セットアップ遅延が 0 になるのは、バックアノテーション ツールの遅延配分アルゴリズムでフリップフロップとラッチのセットアップ/ホールド タイムが 0 になっているためです。その代わりに、ゲートとキャリー ロジックでは遅延が 0 以外の値になります。 これは、CLB の外部ピンでのタイミングが正しいため、問題にはなりません。

反対に、SDF ファイルにセットアップ記録がない CLB フリップフロップやラッチは無効なレジスタ (クロックが無効で、入力で INIT 値が VCC または GND に一致しているために出力が常に定数であるレジスタなど) に対応します。 そのようなレジスタはネットリストに表示されますが、タイミング属性は設定されていません。

さらに、

- CE およびローカルの SET/RST 機能がフリップフロップのインスタンスで使用されない場合、データ入力からクロックへのセットアップ要件をフリップフロップに与え、CE または SET/RST 入力からクロックへのセットアップ要件を与えないようにすることは可能です。

- ローカルの SR 信号を使用する場合、SETUP 制約が設定されます。

- グローバル リセット (GSR など) にはセットアップ要件や SDF セットアップ記録がありません。
AR# 2558
日付 08/25/2003
ステータス アーカイブ
タイプ ??????