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AR# 2657

Synopsys FPGA/Design Compiler - 「Error: The entity 'add_sub_ub' depends on the package 'std_logic_arith' which has been analyzed more recently.」というエラー メッセージが表示される

説明

キーワード : LBR-28, OPT-100, simulation, libraries, DesignWare, シミュレーション, ライブラリ

重要度 : 標準

概要 :
VHDL または Verilog デザインを Synopsys 用にコンパイルすると、次のようなエラー メッセージが表示されます。

"Error: The entity 'add_sub_ub' depends on the package 'std_logic_arith' which has been analyzed more recently.
Please re-analyze the source file for 'add_sub_ub' and try again. (LBR-28)
Information: Compile terminated abnormally. (OPT-100)"

これはどういう意味ですか。

ソリューション

1

このエラーは、DesignWare とシミュレーション ライブラリが Synopsys の最新バージョンよりも古い場合に発生します。DesignWare とシミュレーション ライブラリをコンパイルし直す必要があります。 DesignWare とシミュレーション ライブラリをコンパイルし直す方法については、(Xilinx Answer 1189) を参照してください。

2

もう 1 つの原因として、.synopsys_dc.setup ファイル内の define_design_lib と synthetic_library 変数が一致していないことが考えられます。 たとえば、define_design_lib と synthetic_library が次のように設定されていると想定します。

define_design_lib xdw_4000ex -path /path1/path2/xc4000ex
synthetic_library = {xdw_4000e.sldb standard.sldb}

または

define_design_lib xdw_4000ex -path /path1/path2/xc4000e
synthetic_library = {xdw_4000ex.sldb standard.sldb}

最初の例では、define_design_lib が XC4000ex XDW を指定し、synthetic_library は XC4000E .sldb ファイルを指定しています.

2 番目の例では、synthetic_library は問題ありませんが、define_design_lib が XC4000EX ではなく、XC4000E XDW ファイルに指定されています。
変数が一致していることを確認する必要があります。 $XILNX/synopsys/examples にある .synopsys_dc.setup ファイル例を使用するか、XC4000E パスとファイルが共に使用されていることを確認するか、XC4000EX パスとファイルが共に使用されていることを確認してください。
AR# 2657
日付 04/27/2007
ステータス アーカイブ
タイプ 一般