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AR# 2703

3.1i NGD2VER/NGD2VHDL - Alliance を使用して FPGA の HDL シミュレーション ファイルを作成する方法

説明

キーワード : SDF, Verilog, VHDL, HDL, Alliance, シミュレーション ファイル

重要度 : 標準

概要 :
Alliance を使用して FPGA の HDL シミュレーション ファイルを作成する方法

ソリューション

シミュレーション ファイルは、FPGA インプリメンテーション フローの 4 段階目で作成できます。

ビヘイビア (合成のみ)
NGDBuild 後
MAP 後のタイミング
配線後のタイミング

Simulation Stages

ビヘイビア シミュレーション :

ビヘイビア シミュレーション ファイルは、ビヘイビア シミュレータのツールを使って作成されます。 ほとんどの場合、シミュレータで Verilog および VHDL ファイルを読むことができます。

ファンクション シミュレーション

ファンクション シミュレーションは、ユニット遅延を使用したゲート レベルのシミュレーションです。 HDL デザインの場合、ファンクション シミュレーションはデザインの合成を検証するために使用されます。 回路図デザインの場合、ファンクション シミュレーションはデザインのビヘイビアを検証するために使用されます。 HDL と回路図が混合したデザインの場合、ファンクション シミュレーションは統合性および全体的な機能性を検証するために使用されます。

LogiBLOX コンポーネントをインスタンシエートする場合、シミュレーション ネットリストを必ず作成してください。

コマンド ライン :

ファンクション シミュレーション ファイルを作成する場合、次のコマンド ライン シーケンスを使用してください。

1. ngdbuild <design netlist top-level> -p <part>
2. ngd2ver <design>.ngd -w <output name netlist>.v
or
ngd2edif <design>.ngd -w <output name netlist>.edn
or
ngd2vhdl <design>.ngd -w <output name netlist>.vhd
or
ngd2xnf <design>.ngd -w <output name netlist>.xnf

最上位ネットリストは、EDIF、XNF、または SXNF 形式です。

メモ : -help <family> オプションを使用すると、テストベンチ テンプレートを自動的に作成する方法が説明されます。 例 :

ngd2ver -help xc4000ex

グラフィカル インターフェイス :

ファンクション シミュレーション ファイルは、グラフィカル ツールから直接作成することはできません。 ファンクション シミュレーション ファイルを作成する方法 :

1. Design Manager で、シミュレーションするバージョンを選択します。

2. 次のファイルをシミュレーション ディレクトリにコピーし、<design>.ngd に名前を変更します。

<design directory>/xproj/<version>/<family>.ngd

3. 上記のコマンド ライン シーケンスを実行します。


MAP 後のシミュレーション :

MAP 後のシミュレーションは、ゲートに実遅延を、配線に予測遅延を使用するゲート レベルのシミュレーションです。 シミュレーションは、配置配線を完了する時間をかけずに、デザインにタイミング問題があるかどうかを確認するのに有効です。

ファンクション シミュレーションを既に完了している場合は、MAP 後のタイミング レポート (レポート ブラウザのロジック レベル タイミング レポート) のサマリを見てタイミング問題があるかどうかを確認できます。 MAP 後のタイミング レポートでタイミング問題を発見した場合、Timing Analyzer を起動して NCD ファイルで特定パスを確認できます。 <map>コマンド ライン :

MAP 後のシミュレーション ファイルを作成する場合、次のコマンド ライン シーケンスを使用してください。

1. ngdanno <mapped>.ncd <mapped>.ngm
2. ngd2ver <design>.nga -w <output name netlist>.v
or
ngd2edif <design>.nga -w <output name netlist>.edn
or
ngd2vhdl <design>.nga -w <output name netlist>.vhd
or
ngd2xnf <design>.nga -w <output name netlist>.xnf

NGD2VER では、タイミング情報が <output name netlist>.sdf ファイルに自動的に貼り付けられます。

メモ : -help <family> オプションを使用すると、テストベンチ テンプレートを自動的に作成する方法が説明されます。 例 :

ngd2ver -help xc4000ex

グラフィカル インターフェイス :

MAP 後のシミュレーション ファイルは、グラフィカル ツールから直接作成することはできません。 MAP 後のタイミング シミュレーション ファイルを作成する方法 :

1. Design Manager で、シミュレーションするリビジョンを選択します。
2. 次のファイルをシミュレーション ディレクトリにコピーし、<design>.ncd に名前を変更します。

<design directory>/xproj/<version>/<revision>/map.ncd

3. 上記のコマンド ライン シーケンスを実行します。


配線後のタイミング シミュレーション :

配線後のシミュレーションは、ゲートに実遅延を、配線に実遅延を使用するゲート レベルのシミュレーションです。 シミュレーションは、デザイン仕様、タイミング、デザイン インプリメンテーションなどで問題を検証するのにも有効です。 バグをトレースする場合、ロジック解析よりもタイミング シミュレーションの方が簡単です。

ファンクション シミュレーションを既に完了している場合は、配線後のタイミング レポート (レポート ブラウザのレイアウト後のタイミング レポート) のサマリを見てタイミング問題があるかどうかを確認できます。 配線後のタイミング レポートでタイミング問題を発見した場合、Timing Analyzer を起動して NCD ファイルで特定パスを確認できます。

コマンド ライン :

MAP 後のシミュレーション ファイルを作成する場合、次のコマンド ライン シーケンスを使用してください。

1. ngdanno <placed_and_routed>.ncd <mapped>.ngm
2. ngd2ver <design>.nga -w <output name netlist>.v
or
ngd2edif <design>.nga -w <output name netlist>.edn
or
ngd2vhdl <design>.nga -w <output name netlist>.vhd
or
ngd2xnf <design>.nga -w <output name netlist>.xnf

メモ : -help <family> オプションを使用すると、テストベンチ テンプレートを自動的に作成する方法が説明されます。 例 :

ngd2ver -help xc4000ex

NGD2VER では、タイミング情報が <output name netlist>.sdf ファイルに自動的に貼り付けられます。

グラフィカル インターフェイス :

配線後のシミュレーション ファイルは、グラフィカル ツールから直接作成できます。 配線後のタイミング シミュレーション ファイルを作成する方法 :

1. [オプション] ダイアログ ボックスで、[タイミング シミュレーション データ] をクリックします。 Flow Engine で [設定] → [オプション] をクリックすると、[オプション] ダイアログ ボックスが表示されます。

2. [オプション] ダイアログ ボックスで、[テンプレートの編集] をクリックします。 [インプリメンテーション テンプレート] ダイアログ ボックスでインターフェイス タブをクリックします。

3. シミュレーション ネットリストの形式 (EDIF、VHDL、Verilog、XNF) を選択します。 EDIF を選択した場合、ベンダーの種類 (Viewlogic、Mentor Graphics、generic) を選択してください。

4. タイミング シミュレーション ネットリストにデザイン信号をすべて含める場合は、[シミュレーション データを入力デザインに対応] をオンにします。 インプリメンテーションでデザインが最適化されているため、オリジナルのネットリストの信号およびシンボルの一部は最適化されません。 このオプションをオンにすると、最適化された名前がタイミング シミュレーション ネットリストに挿入され、ファンクション シミュレーション テストベンチを使用してネットリストをシミュレーションできます。

MAP の -oe または -os コマンド ライン オプションを使用したり、インプリメンテーション テンプレートで最適化オプションを設定した場合、タイミング シミュレーション ネットリストに最適化された名前はすべて挿入されません。

5. ネットリスト形式に Verilog または VHDL を選択した場合、[Always Create Power On Reset Port] をオンにできます。 これにより、グローバル リセット信号のポートを作成し、グローバル リセット ワイヤに接続できます。 このオプションがオフになっている場合、グローバル リセット ワイヤはタイミング シミュレーション ネットリストにそのまま残ります。

6. シミュレーション ファイルを作成するには、Flow Engine でタイミング ステップを実行する必要があります。 タイミング ステップが完了すると、タイミング シミュレーション ファイルがデザイン ディレクトリに含まれます。 ファイルには次のような名前が付きます。

time_sim.<extension>
(<extension> = xnf, edn, v, vhdl)
AR# 2703
作成日 08/31/2007
最終更新日 11/13/2002
ステータス アーカイブ
タイプ ??????