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LogiCORE Finite Impulse Response Compiler (FIR Compiler) - リリース ノートおよび既知の問題

説明

このアンサーは、CORE Generator の LogiCORE IP FIR Compiler のリリース ノートです。

コアの各バージョンについて、次の情報が掲載されています。
  • 新機能
  • 修正された問題
  • 既知の問題

LogiCORE IP FIR Compiler ラウンジ :
http://japan.xilinx.com/products/ipcenter/FIR_Compiler.htm

注記 : この FIR Compiler は、今までにリリースされていた、分散演算 FIR および MAC FIR を含むザイリンクスの FIR コアに取って代わります。

ソリューション

LogiCORE IP FIR Compiler の一般的な問題
  • Virtex-6 FPGA 低消費電力デバイスのソフトウェア サポートがこのリリースで追加されましたが、この IP はまだサポートされていないため CORE Generator ソフトウェアで生成できません。この問題を回避するには、同等の Virtex-6 LXT デバイスをターゲットにしてプロジェクトを設定してプレース ホルダー IP を生成しておき、11.3 で Virtex-6 低消費電力デバイスのサポートが追加されたときに、IP を再生成できるようにしておきます。
  • 生成に時間がかかる : 多数の係数セット (約 100 個) が設定されていると、コアの生成に時間がかかります。 セットごとの係数の数、および使用しているコンピューターの仕様も、生成時間に影響します。
  • (ザイリンクス アンサー 5366) DA および MAC FIR フィルター用に浮動小数点を固定小数点に変換する方法
  • 係数が対称の場合、マルチコラムのサポートが使用できません。

 

LogiCORE IP FIR Compiler v6.3 ISE Design Suite 13.3 でリリース サポート デバイス (ISE)

  • すべての 7 シリーズ デバイス
  • すべての Virtex-6 デバイス
  • すべての Spartan-6 デバイス
サポート デバイス (Vivado)
  • すべての 7 シリーズ デバイス
新機能
  • 新しいデバイスの継続的なサポート
  • アドバンス インターリーブ チャネル (バンド幅をコンフィギュレーション可能)
  • 対称型フィルターのインプリメンテーションのマルチカラム サポート
  • ヒルベルト変換、シングル レートのハーフバンド、間引きフィルター
  • C モデル
修正点
  • FIR Compiler v6.x - Maximize_Dynamic_Range を選択すると GUI が停止する
  • FIR Compiler v6.x - System Generator で再読み込みポートによりブール型が使用できてしまう
  • (ザイリンクス アンサー 40200) FIR Compiler v6.x - コアのシミュレーション結果が CORE Generator GUI のレイテンシ値に一致しない理由
  • (ザイリンクス アンサー 40769) FIR Compiler v6.x - 複数列の FIR Compiler インプリメンテーションで配線エラーが発生する
  • (ザイリンクス アンサー 41707) FIR Compiler v6.2 - Fractional Rate の出力が一定間隔ではなくバーストになる
  • (ザイリンクス アンサー 42305) FIR Compiler v6.x - データが正しく調整されているのにマルチチャネル FIR でエラーが発生する
  • (ザイリンクス アンサー 42727) FIR Compiler v6.2 - メモリ FIR Compiler インプリメンテーションでブロック RAM に複数チャネル、2 の補間、奇数の対称係数、オーバーサンプリング レートを 3 を使用すると、出力チャネルがシフトする
既知の問題 (ISE)
  • サポートされていない v5.0 機能 : 次の機能は v6.3 でサポートされていません。
    • 分散演算
    • 多相フィルター バンク
  • メモリー競合エラー - ネットリストまたは UniSim 構造モデル シミュレーションでブロック RAM のメモリー競合エラーがレポートされることがあります。書き込みが実行され、読み出しと書き込みのアドレスが同じである場合、ブロック RAM プリミティブによりこれらのエラーが出力されます。ただし、読み出しイベントまたは書き込みイベントは、それぞれリード イネーブルまたはライト イネーブルにより制御されます。
    実際には読み出しと書き込みのイベントが同じアドレスで同時に実行されることはないので、これらの競合は機能には影響しません。
既知の問題 (Vivado)
  • サポートされていない v5.0 機能 : 次の機能は v6.3 でサポートされていません。
    • 分散演算
    • 多相フィルター バンク
  • (ザイリンクス アンサー 52201) 2012.2 Vivado 合成を使用して合成しようとするとアプリケーション エラーが発生する

 

LogiCORE IP FIR Compiler v6.2

(ザイリンクス アンサー 42260) に v6.2 Rev2 パッチがあります。このパッチは、(ザイリンクス アンサー 42305) および (ザイリンクス アンサー 42727) にリストされている問題を修正するためのものです。

ISE Design Suite 13.1 でリリース.

サポート デバイス

  • Virtex-7 XT/-1L
  • Kintex-7 -1L
  • Virtex-6 XC CXT/LXT/SXT/HXT
  • Virtex-6 XQ LXT/SXT
  • Virtex-6 -1L XC LXT/SXT
  • Spartan-6 XC LX/LXT
  • Spartan-6 XA
  • Spartan-6 XQ LX/LXT
  • Spartan-6 -1L XC LX
新機能
  • ISE 13.1 ツールをサポート
  • AXI4-Stream インターフェイスを使用した転置型アーキテクチャを含む
  • オプションの S_AXIS_DATA FIFO
    • 入力 FIFO でバースト データ転送が有効ですが、追加リソースが必要となります。
  • オプションのデータ ベクター リセット
    • ARESETn で制御信号とデータ ベクターの両方をリセットするか、制御信号のみをリセットするかを選択します。データ ベクターのリセットには追加リソースが必要です。
修正点
  • CR 582524 : 多相デシメーション、対称、シングル チャネル、位相出力ごとに 1 タップの不一致の問題を修正
  • CR 581746 : 分数デシメーション、シングル チャネル BRAM データ メモリ出力エラーを修正
  • CR 582443 : RFD 制御ロジックのエラーにより、フィルターが予測より 1 クロック サイクル分長く非アクティブになる問題を修正
既知の問題
  • サポートされていない v5.0 機能 : 次の機能は v6.1 でサポートされていません。
    • 分散演算および転置積和アーキテクチャ
    • シングル レート フィルターのハーブバンド係数最適化 (注記 : この最適化は、レート変更フィルターでは使用可能)
    • ヒルベルト変換
    • 補間フィルター
    • 多相フィルター バンク
  • メモリ競合エラー : ネットリストまたは UniSim 構造モデル シミュレーションでブロック RAM のメモリ競合エラーがレポートされることがあります。これらのエラーは、書き込みが実行され、読み出しと書き込みのアドレスが同じである場合にブロック RAM プリミティブにより表示されます。ただし、読み出しイベントまたは書き込みイベントは、それぞれリード イネーブルまたはライト イネーブルにより制御されます。実際には、読み出しイベントと書き込みイベントが同じアドレスで同時に実行されることはないので、これらの競合により機能が影響されることはありません。
  • (ザイリンクス アンサー 40200) コアのシミュレーション結果が CORE Generator GUI のレイテンシ値に一致しない理由
  • (ザイリンクス アンサー 40769) 複数列の FIR Compiler インプリメンテーションで配線エラーが発生する
  • (ザイリンクス アンサー 41707) Fractional Rate の出力が一定間隔ではなくバーストになる
  • (ザイリンクス アンサー 42305) データが正しく調整されているのにマルチチャネル FIR でエラーが発生する
  • (ザイリンクス アンサー 42727) メモリ FIR Compiler インプリメンテーションでブロック RAM に複数チャネル、2 の補間、奇数の対称係数、オーバーサンプリング レートを 3 を使用すると、出力チャネルがシフトする
  • (ザイリンクス アンサー 43299) Spartan-6 で係数が 18 ビット以上の場合に対称補間フィルターで使用される DSP48 スライスの数が増加する
  • (ザイリンクス アンサー 41591) 入力データを正しいチャネルに揃える方法
  • (ザイリンクス アンサー 47352) (IDS 13.1) FIR Compiler の GUI を開こうとするとエラーが発生する

LogiCORE IP FIR Compiler v6.1

ISE Design Suite 12.4 でリリース

サポート デバイス

  • Virtex-6 XC CXT/LXT/SXT/HXT
  • Virtex-6 XQ LXT/SXT
  • Virtex-6 -1L XC LXT/SXT
  • Spartan-6 XC LX/LXT
  • Spartan-6 XA
  • Spartan-6 XQ LX/LXT
  • Spartan-6 -1L XC LX
新機能
  • ISE 12.4 ソフトウェアをサポート
  • 固定分数レート変更タイプを再導入
修正点
  • FIR Compiler v6.0 の既知の問題
既知の問題
  • サポートされていない v5.0 機能 : 次の機能は v6.1 でサポートされていません。
    • 分散演算および転置積和アーキテクチャ
    • シングル レート フィルターのハーブバンド係数最適化 (注記 : この最適化は、レート変更フィルターでは使用可能)
    • ヒルベルト変換
    • 補間フィルター
    • 多相フィルター バンク
  • メモリ競合エラー : ネットリストまたは UniSim 構造モデル シミュレーションでブロック RAM のメモリ競合エラーがレポートされることがあります。これらのエラーは、書き込みが実行され、読み出しと書き込みのアドレスが同じである場合にブロック RAM プリミティブにより表示されます。ただし、読み出しイベントまたは書き込みイベントは、それぞれリード イネーブルまたはライト イネーブルにより制御されます。実際には、読み出しイベントと書き込みイベントが同じアドレスで同時に実行されることはないので、これらの競合により機能が影響されることはありません。
  • (ザイリンクス アンサー 40200) コアのシミュレーション結果が CORE Generator GUI のレイテンシ値に一致しない理由
  • (ザイリンクス アンサー 40769) 複数列の FIR Compiler インプリメンテーションで配線エラーが発生する
  • (ザイリンクス アンサー 41707) Fractional Rate の出力が一定間隔ではなくバーストになる
  • (ザイリンクス アンサー 42727) メモリ FIR Compiler インプリメンテーションでブロック RAM に複数チャネル、2 の補間、奇数の対称係数、オーバーサンプリング レートを 3 を使用すると、出力チャネルがシフトする
  • (ザイリンクス アンサー 43299) Spartan-6 で係数が 18 ビット以上の場合に対称補間フィルターで使用される DSP48 スライスの数が増加する
  • (ザイリンクス アンサー 41591) 入力データを正しいチャネルに揃える方法

LogiCORE IP FIR Compiler v6.0
ISE Design Suite 12.3 でリリース

サポート デバイス

  • Virtex-6 XC CXT/LXT/SXT/HXT
  • Virtex-6 XQ LXT/SXT
  • Virtex-6 -1L XC LXT/SXT
  • Spartan-6 XC LX/LXT
  • Spartan-6 XA
  • Spartan-6 XQ LX/LXT
  • Spartan-6 -1L XC LX
新機能
  • ISE 12.3 ソフトウェアをサポート
  • AXI4-Stream インターフェイス
  • ARESETn (アクティブ Low の同期クリア) でデータと制御の両方をリセット
修正点
    なし
既知の問題
  • 分散演算および転置積和アーキテクチャ
    • 固定分数レート変更タイプ
    • シングル レート フィルターのハーブバンド係数最適化 (注記 : この最適化は、レート変更フィルターでは使用可能)
    • ヒルベルト変換
    • 補間フィルター
    • 多相フィルター バンク
  • メモリ競合エラー : ネットリストまたは UniSim 構造モデル シミュレーションでブロック RAM のメモリ競合エラーがレポートされることがあります。これらのエラーは、書き込みが実行され、読み出しと書き込みのアドレスが同じである場合にブロック RAM プリミティブにより表示されます。ただし、読み出しイベントまたは書き込みイベントは、それぞれリード イネーブルまたはライト イネーブルにより制御されます。実際には、読み出しイベントと書き込みイベントが同じアドレスで同時に実行されることはないので、これらの競合により機能が影響されることはありません。
  • (ザイリンクス アンサー 40200) コアのシミュレーション結果が CORE Generator GUI のレイテンシ値に一致しない理由
  • (ザイリンクス アンサー 40769) 複数列の FIR Compiler インプリメンテーションで配線エラーが発生する
  • (ザイリンクス アンサー 41707) Fractional Rate の出力が一定間隔ではなくバーストになる
  • (ザイリンクス アンサー 43299) Spartan-6 で係数が 18 ビット以上の場合に対称補間フィルターで使用される DSP48 スライスの数が増加する
  • (ザイリンクス アンサー 41591) 入力データを正しいチャネルに揃える方法

LogiCORE IP FIR Compiler v5.0
ISE Design Suite 11.2 でリリース

新機能

  • ISE 11.2 ツールをサポート
  • Virtex-6 および Spartan-6 のサポートを追加
  • Virtex-6 および Spartan-6 XtremeDSP スライスでの前置加算器を対称フィルター インプリメンテーションに使用
  • 固定分数レート デシメーション構造のクロックおよびサンプル周波数を拡張
  • フィルター係数を GUI で直接ベクターとして指定するための機能を追加
  • ハードウェア オーバーサンプリング仕様をサンプル周期として指定するための機能を追加
  • FIR Compiler v4.0 および FIR Compiler v3.2 からの自動アップデートをサポート
修正点
  • CR 489883 : ビヘイビアー モデルの出力が間違っています。
    - (ザイリンクス アンサー 32068) セミ パラレル フィルターのビヘイビアー シミュレーションを実行すると出力が間違っている
  • CR 498427 : 「Generate chan_in value in advance」パラメーターのビヘイビアーが間違っています。
    - (ザイリンクス アンサー 31996) 「Generate chan_in value in advance」というパラメーターが使用されていると、指定されているサイクル数分早く chan_in が出力されるのではなく、そのサイクル数分 chan_in の出力が遅れる
  • CR 499955、499956 : 2 つの 3 タップのハーフバンド フィルターによるデシメーションまたは補間が間違って自動推論されます。
    - (ザイリンクス アンサー 31989) 2 つの 3 タップのハーフバンド フィルターによるデシメーションまたは補間が PAR 後のシミュレーションまたはハードウェアで機能しない
既知の問題

LogiCORE IP FIR Compiler v4.0 rev1
ISE Design Suite 10.1 IP アップデート 3 でリリース

新機能

  • v4.0 と同じ
修正点 既知の問題
  • v4.0 と同じ
LogiCORE IP FIR Compiler v4.0
ISE Design Suite 10.1 IP アップデート 2 でリリース

新機能

  • チャネライザー アプリケーションの多相フィルター バンク構造
  • データおよび係数幅の範囲を拡張
  • 置換積和演算アーキテクチャ
  • パラレル データ パスのサポート
  • ビヘイビアー モデル
  • 追加制御ポート オプション
修正点
  • CR453335 : SCLR および CE - SCLR および CE が選択されていると、SCLR が正しく動作するには CE をアサートする必要があった問題を、CE をアサートしなくても SCLR が正しく動作するよう修正
  • CR467427 : 分散演算アーキテクチャのリソース使用率が DA FIR v9.0 コアより大きくなる問題を修正
既知の問題

LogiCORE IP FIR Compiler v3.2
ISE Design Suite 9.2i IP アップデート 2 でリリース

新機能

  • Virtex-II、Virtex-II Pro、Spartan-3、Spartan-3E、および Spartan-3A ファミリを完全にサポート
修正点
  • CR447610 : 係数の再読み込み - 新しく再読み込みされた係数のセットに切り替えると、一部のシングル レート、ハーフバンドのフィルターの出力サンプルが破損することがある問題を修正
  • CR447610 : 生成されたフィルターを配置できない問題を修正。出力丸めがイネーブルで、使用される DSP48 数が 3 に増加されている場合、生成されたコアを配置できませんでした。
既知の問題

LogiCORE IP FIR Compiler v3.1
ISE Design Suite 9.2i IP アップデート 1 でリリース

新機能

  • ISE 9.2i ツールをサポート
  • 出力サンプル値の丸めに、非対称、対称、および収束オプションを選択可能
  • ビットの増加を実際の係数値に基づいて制限 (リソース使用率を低減)
修正点
  • CR 435181 : 複数列のインプリメンテーション構造を使用すると、PQ デシメーションが正しく動作しない問題を修正
  • CR 435182 : コアのコンフィギュレーションが、レートが 10 の 補間対称、タップ数が奇数、完全にパラレルなコンフィギュレーションである場合、出力が不正になる問題を修正
  • CR 437327 : 再読み込み可能な係数の切り替え中に出力データのグリッチが発生する問題を修正
  • CR 437779 : 25 ビットの係数を使用してフィルターを生成しようとすると、メモリ不足のエラーが発生する問題を修正
  • CR 438019 : PQ 補間シングル チャネル コンフィギュレーションの問題 - 入力データがラッチに保持されない問題を修正
  • CR 439042 : ハーフバンド対称でコアを生成できない問題を修正
既知の問題
  • (ザイリンクス アンサー 29423) MAC FIR または Distributed Arithmetic FIR で使用していた COE ファイルを使用しようとすると、FIR Compiler でエラーが発生する
  • (ザイリンクス アンサー 29424) COE ファイルに係数が多数含まれていると、GUI が停止してしまう
  • (ザイリンクス アンサー 29566) ターゲット パーツには十分な数の DSP48 があるにもかかわらず、もっと大きなパーツが必要だと知らせるエラー メッセージが表示される
  • (ザイリンクス アンサー 29575) 係数セットを切り替えるときに、再ロード可能なシングル レートのハーフバンド フィルターの出力にグリッチが見られる
  • (ザイリンクス アンサー 29239) MATLAB の FDA ツールから生成された COE ファイルを使用すると「Wrong Coefficient Name: coefficient_width, the Radix name and the coefficients names should be one of: radix coefdata」というエラー メッセージが表示される
  • (ザイリンクス アンサー 29048) Virtex-II/-II Pro または Spartan-3/-3A/-3AN デバイスに小数レートのフィルターを生成すると、コア生成プロセスが停止する

LogiCORE IP FIR Compiler v3.0 rev1
ISE Design Suite 9.1i IP アップデート 2 でリリース

新機能

  • Spartan-3A DSP をサポート
修正点
  • v3.0 と同じ
既知の問題
  • v3.0 と同じ

 

LogiCORE IP FIR Compiler v3.0
ISE Design Suite 9.1i IP アップデート 1 でリリース

新機能

  • ISE 9.1i のサポートを追加
  • チャネルの最大数を 64 に増加
  • 係数セットの最大数を 256 に増加
  • 複数係数セットの再読み込みをサポート
  • 整数レートの最大変化を 64 に増加
  • 分数レートの変化を 64/63 までサポート
  • 奇数の係数を使用して偶数レートで補間する場合に対称を使用し、リソースの使用率を低減
修正点
  • CR 424680 : ハーフバンド デシメーション フィルターが生成できない問題を修正
  • CR 426435 : 列間のパイプラインで SRL16 が使用される問題を修正
  • CR 435508 : 今はサポートされていないチェックが原因でバッチ モードの場合に GUI でエラーが発生する問題を修正
既知の問題 Distributed Arithmetic フィルター アーキテクチャ : Virtex-4 および Virtex-5 以外のデバイスにおける MAC (Multiply Accumulator) フィルター アーキテクチャ :
  • (ザイリンクス アンサー 22706) シングル レート MAC FIR フィルタの生成および完全なネットリストが生成できず、「ERROR:sim - NgdBuild:153」または「ERROR:NgdBuild:604」というエラーメッセージが表示される
  • (ザイリンクス アンサー 16433) プロジェクトに異なる COE ファイルが設定されたコア 2 つを使用すると、論理シミュレーションでは同じ結果になる理由、または同じディレクトリに MAC FIR を複数作成すると MIF ファイルが上書きされる
  • (ザイリンクス アンサー 16106) MAC FIR の Verilog バックアノテート シミュレーションを実行するとメモリ競合が発生する原因について
  • (ザイリンクス アンサー 14202) COE ファイルに無効なパラメーターがあることを示すエラーが、異なる基本フォーマットで表示される
  • (ザイリンクス アンサー 20307) 一部のビット幅が原因で、コアをインプリメントできない
  • (ザイリンクス アンサー 29314) Spartan-3/3E/3A/3AN デバイスの FIR フィルターをシミュレートしていると、2 でデシメートされるハーフバンド MAC FIR の出力が未定義になる
  • (ザイリンクス アンサー 29452) Spartan-II/-IIE/-3/-3E/-3A または Virtex/-E/-II/-II Pro に対し、SCLR オプションが選択されておらず、積和演算ベース フィルターをインプリメントしようとすると、マップ エラーが表示される
  • (ザイリンクス アンサー 24680) Virtex/-E/-II/-II Pro または Spartan-II/-IIE/-3/-3E/-3A デバイスをターゲットにしていると、補間フィルターの対称係数ストラクチャを使用する MAC (Multiply Accumulate) フィルター アーキテクチャに対し、対称が使用されない
  • (ザイリンクス アンサー 29454) Virtex/-E/-II/-II Pro または Spartan-II/-IIE/-3/-3E/-3A デバイスをターゲットにした補間フィルターで、対称係数ストラクチャを使用する MAC (Multiply Accumulate) フィルター アーキテクチャに対し、インパルス応答が間違っている
  • (ザイリンクス アンサー 29453) Spartan-II/-IIE/-3/-3E/-3A または Virtex/-E/-II/-II Pro に対し固定小数レート フィルターを使用しようとすると、生成に非常に時間がかかる
  • (ザイリンクス アンサー 29048) Virtex-II/-II Pro または Spartan-3/-3A/-3AN デバイスに小数レートのフィルターを生成すると、コア生成プロセスが停止する
  • (ザイリンクス アンサー 29045) 同期クリア (SCLR) オプションが選択されておらず、Virtex-II/-II Pro または Spartan-3/-3A/-3AN デバイスをターゲットにしていると、FIR Compiler が停止する

    LogiCORE IP FIR Compiler v2.0
    ISE Design Suite 8.2i IP アップデート 2 でリリース

    新機能

    • Virtex-5 のサポートを追加、Virtex-4 および Spartan-3 オートモーティブのサポートを追加
    • ISE 8.2i のサポートを追加
    • マルチレート フィルター インプリメンテーションのほとんどで対称を使用し、リソース使用率を低減
    • 実数係数の量子化および理想的な周波数応答と量子化された周波数応答のプロット
    • 固定 P/Q 再サンプル フィルター インプリメンテーションをサポート
    • チャネルおよびレート パラメーターでサポートされる範囲の拡張
    • Virtex-4 および Virtex-5 ファミリのサポートを改善
      • MAC ベースのヒルベルトおよび補間フィルター構造をサポート
      • DSP スライスおよびブロック RAM のコアのレイテンシおよびリソース予測をカスタマイズ ウィンドウに表示
    修正点
    • CR 223807 : CORE Generator で「Error:sim:57」というエラー メッセージが表示される問題を修正。この問題は、クロック周波数のサンプル周波数に対する比率が、フィルター計算に必要なサイクル数よりも非常に大きい場合に発生します。このため合成エラーが発生し、コアを生成できなくなります。詳細は (ザイリンクス アンサー 22675) を参照してください。
    • CR 226141 : ND 信号が、シングル チャネル、フル パラレル インプリメンテーション、シングル レート ハーフバンド、またはマルチチャネル ハーフバンド フィルター用に指定されているように動作しない問題を修正。詳細は (ザイリンクス アンサー 23139)(ザイリンクス アンサー 23088)、または (ザイリンクス アンサー 23091) を参照してください。
    • CR 224243 : フル パラレル アーキテクチャが使用されている場合、シングル レートまたは補間ハーフバンド フィルターのインプリメンテーションを生成できない問題を修正。詳細は (ザイリンクス アンサー 22705) を参照してください。
    • CR 227184 : ハーフバンド係数セットを切り替えるとグリッチが発生する場合があり、新しいハーフバンド フィルターの中央係数が適用されるタイミングが早すぎる問題を修正。
    既知の問題 Distributed Arithmetic フィルター アーキテクチャ : Virtex-4 および Virtex-5 以外のデバイスにおける MAC (Multiply Accumulator) フィルター アーキテクチャ :
    • (ザイリンクス アンサー 22706) シングル レート MAC FIR フィルタの生成および完全なネットリストが生成できず、「ERROR:sim - NgdBuild:153」または「ERROR:NgdBuild:604」というエラーメッセージが表示される
    • (ザイリンクス アンサー 16433) プロジェクトに異なる COE ファイルが設定されたコア 2 つを使用すると、論理シミュレーションでは同じ結果になる理由、または同じディレクトリに MAC FIR を複数作成すると MIF ファイルが上書きされる
    • (ザイリンクス アンサー 16106) MAC FIR の Verilog バックアノテート シミュレーションを実行するとメモリ競合が発生する原因について
    • (ザイリンクス アンサー 14202) COE ファイルに無効なパラメーターがあることを示すエラーが、異なる基本フォーマットで表示される
    • (ザイリンクス アンサー 20307) 一部のビット幅が原因で、コアをインプリメントできない
    • (ザイリンクス アンサー 24680) Virtex/-E/-II/-II Pro または Spartan-II/-IIE/-3/-3E/-3A デバイスをターゲットにしていると、補間フィルターの対称係数ストラクチャを使用する MAC (Multiply Accumulate) フィルター アーキテクチャに対し、対称が使用されない
    • (ザイリンクス アンサー 29454) Virtex/-E/-II/-II Pro または Spartan-II/-IIE/-3/-3E/-3A デバイスをターゲットにした補間フィルターで、対称係数ストラクチャを使用する MAC (Multiply Accumulate) フィルター アーキテクチャに対し、インパルス応答が間違っている

      LogiCORE IP FIR Compiler v1.0
      ISE Design Suite 8.1i IP アップデート 1 でリリース

      新機能

      • 初版
      • FIR フィルター インプリメンテーションのほとんどを生成するための統合インターフェイス
      • MAC_FIR_V5_1 および DA_FIR_V9_0 コアの機能を採用
      修正点
      • なし
      既知の問題

      アンサー レコード リファレンス

      サブアンサー レコード

      Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
      42260 LogiCORE FIR Compiler v6.2 - FIR Compiler パッチ アップデートに関する情報 N/A N/A
      41707 LogiCORE FIR Compiler v6.2 - Fractional Rate の出力が一定間隔ではなくバーストになる N/A N/A
      41591 LogiCORE FIR Compiler v6.2 - 入力データを正しいチャネルに揃える方法 N/A N/A
      40769 LogiCORE FIR Compiler v6.0 - 複数列の FIR Compiler インプリメンテーションで配線エラーが発生する N/A N/A
      35786 LogiCORE FIR Compiler v5.0 - Spartan-6 FPGA がターゲットの場合、再ロード可能な DA FIR アーキテクチャが RAMB16 エラーのため生成できない N/A N/A
      34149 LogiCORE FIR Compiler - 再読み込み可能な転置型 FIR 構造を構築すると、Spartan-3A DSP デバイスをターゲットとした場合にビヘイビア シミュレーション結果と配置配線後のシミュレーション結果が異なる N/A N/A
      42305 LogiCORE FIR Compiler v6.2 - データが正しく調整されているのにマルチチャネル FIR でエラーが発生する N/A N/A
      42727 LogiCORE FIR Compiler v6.1 - メモリ FIR Compiler インプリメンテーションでブロック RAM に複数チャネル、2 の補間、奇数の対称係数、オーバーサンプリング レートを 3 を使用すると、出力チャネルがシフトする N/A N/A
      58579 LogiCORE FIR Compiler v5.0 - DA FIR インプリメンテーションを使用すると係数を再読み込みした後に出力にグリッチが発生する N/A N/A

      関連アンサー レコード

      Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
      43299 FIR Compiler v6.2 - Why does a symmetrical interpolation filter use more DSP48 slices when the coefficients are >=18 bits in Spartan-6? N/A N/A
      42727 LogiCORE FIR Compiler v6.1 - メモリ FIR Compiler インプリメンテーションでブロック RAM に複数チャネル、2 の補間、奇数の対称係数、オーバーサンプリング レートを 3 を使用すると、出力チャネルがシフトする N/A N/A
      42305 LogiCORE FIR Compiler v6.2 - データが正しく調整されているのにマルチチャネル FIR でエラーが発生する N/A N/A
      42260 LogiCORE FIR Compiler v6.2 - FIR Compiler パッチ アップデートに関する情報 N/A N/A
      41707 LogiCORE FIR Compiler v6.2 - Fractional Rate の出力が一定間隔ではなくバーストになる N/A N/A
      41591 LogiCORE FIR Compiler v6.2 - 入力データを正しいチャネルに揃える方法 N/A N/A
      35786 LogiCORE FIR Compiler v5.0 - Spartan-6 FPGA がターゲットの場合、再ロード可能な DA FIR アーキテクチャが RAMB16 エラーのため生成できない N/A N/A
      34149 LogiCORE FIR Compiler - 再読み込み可能な転置型 FIR 構造を構築すると、Spartan-3A DSP デバイスをターゲットとした場合にビヘイビア シミュレーション結果と配置配線後のシミュレーション結果が異なる N/A N/A
      32947 LogiCORE FIR Compiler v5.0 - 係数ベクタ フィールドを変更するとき GUI の反応が遅い N/A N/A
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      AR# 29138
      日付 12/23/2014
      ステータス アクティブ
      種類 リリース ノート
      IP