AR# 29522

|

LogiCORE RapidIO - Synplify フローで Serial RapidIO コアを使用する際の問題

説明

Synplicity で Serial RapidIO コアを使用する場合、変更が必要です。各デバイスでの詳細は、次を参照してください。

ソリューション

Virtex-5

- Synplify レポートに次のエラー メッセージが表示されることがあります。

"@E: CG161 :"S:\myproj\coregen\srio_v4_2_synplicity_v\example_design\gtp_wrapper_tile.v":427:9:427:19|parameter
PCS_COM_CFG cannot be found in module GTP_DUAL."

このエラーは、Synplicity で提供されているライブラリー ファイル (unisim.v および unisim.vhd) に PCS_COM_CFG パラメーターがないために表示されます。この問題は、Synplicity v9.0 以降で修正されています。詳細は、(ザイリンクス アンサー 29248) を参照してください。

- UCF ファイルを次のように変更します。

変更前 :

NET ''rio_de_wrapper/mgt_reset_n'' TIG;

変更後 :

NET ''rio_de_wrapper/lnk_reset_n'' TIG;

変更前 :

NET ''phy_4x_ser_clk/UCLK'' TNM_NET = ''UCLK'';
NET ''phy_4x_ser_clk/UCLK2'' TNM_NET = ''UCLK2'';
NET ''phy_4x_ser_clk/UCLK_DV4'' TNM_NET = ''UCLK_DV4'';

変更後 :

NET ''phy_4x_ser_clk/UCLK_BUF'' TNM_NET = ''UCLK'';
NET ''phy_4x_ser_clk/UCLK2_BUF'' TNM_NET = ''UCLK2'';
NET ''phy_4x_ser_clk/UCLK_DV4_BUF'' TNM_NET = ''UCLK_DV4'';

- 同じ UCF ファイルに、次の行を追加します。

INST ''rio_de_wrapper/phy_wrapper/rocketio_wrapper/gtp_wrapper/tile0_gtp_wrapper_i/gtp_dual_i'' PCS_COM_CFG=28'h1680a0e;
INST ''rio_de_wrapper/phy_wrapper/rocketio_wrapper/gtp_wrapper/tile1_gtp_wrapper_i/gtp_dual_i'' PCS_COM_CFG=28'h1680a0e;


Virtex-4

- UCF ファイルを次のように変更します。

変更前 :

NET ''rio_de_wrapper/mgt_reset_n'' TIG;

変更後 :

NET ''rio_de_wrapper/lnk_reset_n'' TIG;

- サンプル デザインをインプリメントする際、次のような MAP エラー メッセージが表示されることがあります。

''Mapping design into LUTs...
ERROR:MapLib:822 - RAMB16 symbol ''user_top/initiator_user/initiator_bram/iram2''
has READ_WIDTH_A set to 18 and READ_WIDTH_B set to 18. This will result in
the disconnection of the following output pins:
DOA16, DOA17, DOA18, DOA19, DOA20, DOA21, DOA22, DOA23, DOA24, DOA25, DOA26,
DOA27, DOA28, DOA29, DOA30, DOA31, DOB16, DOB17, DOB18, DOB19, DOB20, DOB21,
DOB22, DOB23, DOB24, DOB25, DOB26, DOB27, DOB28, DOB29, DOB30, DOB31

These pins drive other logic in the design and will leave it sourceless.
Please change the value of READ_WIDTH_A/B or modify the design source and
"resynthesize."

この場合、合成ツールでサンプル デザインのイニシエーター モジュールのポートが正しくマップされていない可能性があります。この問題は、Serial RapidIO コアの機能には影響しません。

Virtex-II Pro

Virtex-II Pro で Synplicity フローを実行する場合は、変更は必要ありません。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40519 Serial RapidIO v5.6 - ISE Design Suite 13.1 でのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40519 Serial RapidIO v5.6 - ISE Design Suite 13.1 でのリリース ノートおよび既知の問題 N/A N/A
AR# 29522
日付 09/25/2012
ステータス アーカイブ
種類 既知の問題
IP
People Also Viewed